Mr_huang1103的博客

转载：《ASIC 中时钟 MUX 电路结构时序约束的方法分析》论文MUX 前无逻辑的时钟结构数字电路从时钟来源上可分为同步电路和异步电路。一个大型设计中所有逻辑很难全部是同步的，异步设计不可避免。并且，部分设计需要在不同情况下工作在不同频率，尤其在通信芯片中，由于场景多样，不仅有频率的变化，还有时钟的切换。这就需要在时钟来源上加入 MUX 器件，用来进行时钟切换。从而形成了图 1 所示的时钟结构，MUX 后逻辑会有两个时钟来源 clk_1、clk_2，随着 MUX 级联，时钟来源也可以更多。由于

在vivado实现FPGA时出现DRC RTSTAT-2错误，经查看发现是时钟路径过长导致的时钟布线资源不够的问题；解决方法：1、开启gated_clock_cinversion综合选项； 2、时钟gate模块中添加gated_clock="yes"选项；（在输入接口处添加） 3、keep_hier选项不能选择为yes，否则也不能插入clock gate；注：详见vivado官网论坛https://forums.x...