linux下的EDA——VCS与Verdi仿真

最新推荐文章于 2025-06-25 09:12:08 发布
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分类专栏： EDA工具使用笔记 尼德兰的喵全内容专栏 文章标签： VCS linux
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本文链接：https://blog.youkuaiyun.com/moon9999/article/details/76615869
本文介绍了如何在Linux系统中利用VCS进行仿真，并结合Verdi进行波形观察。通过指定PLI使用Verdi的PLI，生成.fsdb和.vcd波形文件，然后在Verdi中打开波形界面进行信号分析。同时，文章提到了VCD、fsdb、shm和vpd等不同类型的波形文件及其特点。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

保证VCS与Verdi已经正确安装之后开始仿真，使用代码与之前一致。


对testbench进行增改，在其中加入如下语句：

initial begin
    $fsdbDumpfile("counter.fsdb");
    $fsdbDumpvars(0,u0);
end
含义为产生Verdi所需的fsdb文件，对tb中的所有层的信号均抓取。保存testbench。

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【芯片设计- RTL 编译与仿真 1- Linux 环境下 VCS与 Verdi 联合仿真及 Perforce 介绍】
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VCS，Verdi 是什么，为何要用 VCS 和 Verdi？相信大家都用过VivadoQuartus等，这里以 Vivado 为例，它集成了 RTL的编译，仿真，综合，看波形及烧录镜像等业务，相比之下，VCS和VerdiVCS 专注于编译及仿真；Verdi 专注于看波形。如上问所述既然 Vivado 功能如此之全，为何要大费周折用 VCS 和 Verdi 呢？Vivado其实只能算个写Verilog的（而且还很慢），只不过集成了综合，仿真，看波形等功能，如果要真正做ASIC。
【EDA Tools】VCS & Verdi 联合仿真总结
记录学习历程
01-08 4998
这篇文章只介绍，VCS 和 Verdi 最基本的操作，更多高阶的操作可以查看其官方手册，也可以在平时的练习中不断加强对软件操作的熟练度，工具学起来还是比较容易的，难的是如何对设计进行快速的仿真并找出其中的 bug，这需要在未来长期学习训练与总结。如果使用终端手敲命令的方法进行 VCS 和 Verdi 的仿真，会显得过于麻烦，不仅费时间而且容易出错，因此可以通过 makefile 脚本的形式对整个过程的命令自动化，在对不同的文件进行仿真时，只需要修改部分内容即可重复使用，非常便捷。编译是仿真设计的第一步。
vcs和verdi联合仿真（初学者可以用来熟悉脚本写法）.pdf
05-30
vcs和verdi联合仿真（初学者可以用来熟悉脚本写法），有一些脚本教程
VCS-Verdi仿真
qq_28269187的博客
05-21 1638
VCS和Verdi仿真： 提示：这里简述项目相关背景： 例如：项目场景：示例:通过蓝牙芯片(HC-05)与手机 APP 通信，每隔 5s 传输一批传感器数据(不是很大) makefile用法： make_vcs、verdi、clean(编译、仿真、查看波形、清除) 波形分析： 1：vcs和verdi联合仿真条件 ①生成的“.fsdb”文件才能用于Verdi波形分析。 ②要生成“.fsdb”文件，需要在Testbench中加入图2所示的几行用于产生“.fsdb”文件代码。 ③注意环境变量
IC后仿存储波形，verdi查看
最新发布
chenmindi的博客
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/ 记录 u_processor 模块及其下一层子模块。// 记录顶层模块的所有信号（包括子模块）// 指定要记录的信号层次和范围。// 仅记录 reset 信号。// 指定波形文件名。// 仅记录 clk 信号。// 强制刷新波形到磁盘。
VCS+Verdi联合仿真教程
hzmscut的博客
06-25 1720
VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。
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【转载】VCS & Verdi 联合仿真总结
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VCS和Verdi是IC设计中常用的两款开发工具。，在Linux中将其关联需要通过“.fsdb”文件作为中介，那么如何产生“.fsdb”文件，在产生“.fsdb”中又会遇到哪些坑呢，让我们一起来看看吧！
eda软件vcs verdi联合仿真操作
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### 关于VCS和Verdi联合仿真的操作指南 #### 工具简介 VCS 是一种高性能的功能验证工具，主要用于RTL级硬件描述语言（如Verilog、SystemVerilog）的设计仿真[^1]。它能够快速编译并运行大规模电路模型，提供详细的波形数据和其他调试信息。而 Verdi 则是一种强大的波形查看器和调试平台，支持复杂的信号追踪和分析功能。 两者的结合可以显著提升设计人员的工作效率：VCS 负责执行仿真并将结果保存到特定格式的日志文件中，随后通过 Verdi 加载这些日志文件来观察波形以及进行深入的错误定位。 --- #### 基本流程概述 以下是基于 Linux 平台的一个典型工作流： 1. **准备源码** 将待测试的 RTL 文件准备好，并编写相应的测试激励脚本 `testbench`。 2. **编译阶段** 使用 VCS 编译命令将所有的模块连同测试激励一起转化为可执行程序。例如： ```bash vcs -sverilog top_module testbench -o simv ``` 这里 `-sverilog` 表明我们使用 SystemVerilog 的语法特性，`top_module` 和 `testbench` 分别代表顶层模块名及其对应的测试激励名称，最后指定输出二进制文件名为 `simv`[^1]。 3. **运行仿真** 执行生成好的模拟器： ```bash ./simv +vpdfile=wave.vpd ``` 参数 `+vpdfile=wave.vpd` 指定了用于存储波形记录的目标文件路径。 4. **加载至 Verdi 查看波形** 启动 Verdi 应用程序后打开之前产生的 `.vpd` 波形文件即可直观地浏览各个节点的变化情况： ```bash verdi -ssf wave.vpd ``` 上述过程构成了一个完整的从代码输入到最后可视化输出的过程框架[^1]。 --- #### 提高效率的小技巧 - 自定义 Makefile 来简化重复性的构建任务； - 设置合适的断点或者条件触发机制以便更精准地捕捉异常行为； - 学会利用 Verdi 中的各种插件扩展其基础能力范围，比如覆盖率统计等功能组件。 ```makefile # 示例Makefile片段 all: compile run compile: vcs -sverilog $(TOP_MODULE) $(TESTBENCH) -R -l comp.log run: ./simv +vpdfile=$(WAVEFORM_FILE).vpd | tee run.log ``` 以上展示了如何借助 GNU make 实现自动化管理整个项目周期内的各项活动步骤。 --- 问题
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