S3C2440驱动开发(十)

Makefile介绍

你需要一个名为‘Makefile’的文件去告诉make该干什么。通常情况下Makefile会告诉make怎么编译、链接一个程序。

在一个大型项目中，GNU make工具可以自动识别哪些代码文件需要重新编译，以及使用哪些命令去重新编译。

以下内容只是简要介绍makefile用法摘要，详细使用方法参考官方手册，或者参考Makefile教程（绝对经典，所有问题看这一篇足够了）_GUYUEZHICHENG的博客-优快云博客_makefile这篇文章。

Makefile格式如下：

targets : prerequisites

       command

       ...

或是这样：

     targets : prerequisites ; command

           command

           ...

targets是文件名，以空格分开，可以使用通配符。一般来说，我们的目标基本上是一个文件，但也有可能是多个文件。

command是命令行，如果其不与“target:prerequisites”在一行，那么，必须以[Tab键]开头，如果和prerequisites在一行，那么可以用分号做为分隔。（见上）

prerequisites也就是目标所依赖的文件（或依赖目标）。如果其中的某个文件要比目标文件要新，那么，目标就被认为是“过时的”，被认为是需要重生成的。

如果命令太长，你可以使用反斜框（‘\’）作为换行符。make对一行上有多少个字符没有限制。规则告诉make两件事，文件的依赖关系和如何成成目标文件。

一般来说，make会以UNIX的标准Shell，也就是/bin/sh来执行命令。

Makefile里主要包含了五个东西：显式规则、隐晦规则、变量定义、文件指示和注释。

1.显式规则。显式规则说明了，如何生成一个或多的的目标文件。这是由Makefile的书写者明显指出，要生成的文件，文件的依赖文件，生成的命令。

2.隐晦规则。由于我们的make有自动推导的功能，所以隐晦的规则可以让我们比较粗糙地简略地书写Makefile，这是由make所支持的。

3.变量的定义。在Makefile中我们要定义一系列的变量，变量一般都是字符串，这个有点你C语言中的宏，当Makefile被执行时，其中的变量都会被扩展到相应的引用位置上。

4.文件指示。其包括了三个部分，一个是在一个Makefile中引用另一个Makefile，就像C语言中的include一样；另一个是指根据某些情况指定Makefile中的有效部分，就像C语言中的预编译#if一样；还有就是定义一个多行的命令。

5. 注释。Makefile中只有行注释，和UNIX的Shell脚本一样，其注释是用“#”字符，这个就像C/C++中的“//”一样。如果要在Makefile中使用“#”字符，可以用反斜框进行转义，如：“\#”。

GNU的make工作时的执行步骤入下：

1.读入所有的Makefile。

2.读入被include的其它Makefile。

3.初始化文件中的变量。

4.推导隐晦规则，并分析所有规则。

5.为所有的目标文件创建依赖关系链。

6.根据依赖关系，决定哪些目标要重新生成。

7.执行生成命令。

1-5步为第一个阶段，6-7为第二个阶段。第一个阶段中，如果定义的变量被使用了，那么，make会把其展开在使用的位置。但make并不会完全马上展开，make使用的是拖延战术，如果变量出现在依赖关系的规则中，那么仅当这条依赖被决定要使用了，变量才会在其内部展开。

三个十分重要的三个变量：$@，$^，$<代表的意义分别是：

$@--目标文件，$^--所有的依赖文件，$<--第一个依赖文件。