如何编写简单的testbench和运行仿真（三）——modelsim的一些操作技巧

最新推荐文章于 2024-05-02 12:03:12 发布

菩提无树亦无数

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分类专栏： FPGA常用开发软件的操作和技巧文章标签： fpga verilog

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本文介绍了使用Modelsim进行FPGA Verilog仿真时的一些实用技巧，如显示信号简称、鼠标中键放大波形、追逐时钟沿、模拟波形显示以及保存和打开波形文件的方法，旨在提升仿真效率和观察体验。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

这里写出的某些技巧或许不值一提。欢迎大家把自己知道的有用技巧分享在评论区，我会更新进本文，另外我也会把自己以后想到的一些技巧更新进来，故本文会不定期更新。

1、Modelsim显示信号名的简称

默认情况下modelsim的wave窗口会以全名显示信号名，全名包括了从顶层开始的路径，看起来很不舒服，这时可以点击下图红圈所示位置，显示信号名的简称。

图1 信号名的简全显示切换图标

2、鼠标中键放大波形

鼠标中间的滑轮按住拖动可以放大波形。

3、追逐时钟沿和增加cursor测量一段时间

有时候我们需要数一数时钟沿，或者测量某电路行为经过的仿真时间，这时可以使用下图所示工具。

图2 测量仿真时间工具和时钟沿追逐工具

4、Modelsim的模拟波形显示方法

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