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一、Verilog HDL和VHDL二、Verilog HDL在数字集成电路设计中的优点如例1中可以方便的改变输入输出的位宽。功能模块的可重用性：由于模块的可重用性对于硬件电路开发效率的提高至关重要。因此业界提出了数字集成电路的软核、硬核和固核的概念。(1)“软核”（Soft Core）一般是指经过功能验证、5000门以上的可综合Verilog HDL或VH

一、Verilog HDL电路仿真和验证概述仿真，也叫模拟，是通过使用EDA仿真工具，通过输入测试信号，比对输出信号（波形、文本或者VCD文件）和期望值，来确认是否得到与期望所一致的正确的设计结果，验证设计的正确性。验证是一个证明设计思路如何实现，保证设计在功能上正确的一个过程。验证在Verilog HDL设计的整个流程中分为4个阶段：阶段1: 功能验证——>阶段2: 综合后验证——>阶段

1．建立库并映射建立并映射库有两种方法：方法一：在Modelsim中选择File/New/Library，在弹出的对话框中填入库名称，点击OK就完成了库的建立和映射。 方法二：在Modelsim>提示符下运行命令：vlib work2vmap work work2 2．新建工程项目选择下拉菜单File