关于双时钟fifo的延迟问题

 

 

这里群讨论里面的记录   414371872 群号

 

先贴在这里。

含笶半歩顛(764723019) 16:37:32
@ 李工 请教一个问题。我用FIFO的IP弄了一个FIFO，发现wr_rst_busy要再wr_clk, 和rd_clk都有的时候，经过若干个始终周期后才跳变为0.  请问下为什么
含笶半歩顛(764723019) 16:37:40
异步FIFO。
太极之道(45662410) 16:37:55
本来就是这样的时序啊
太极之道(45662410) 16:38:01
FIFO手册里有提到
含笶半歩顛(764723019) 16:38:28
是fifo-generator.pdf这个文档吗？
含笶半歩顛(764723019) 16:39:31
@太极之道 
太极之道(45662410) 16:39:47
是的
 李工(715713994) 16:39:53
你说到了双时钟fifo的一个重要特性。
太极之道(45662410) 16:40:21
中间那一段时间是不安全的，要避开
太极之道(45662410) 16:40:37
而且还挺长，手册里给出的有参数
含笶半歩顛(764723019) 16:40:42
好的，谢谢。我再研究下这个文档。
 李工(715713994) 16:40:53
@太极之道 简单跟他说说吧
太极之道(45662410) 16:44:40
这个嘛，我也没细究，肯定是跨时钟导致的处理延时，避开它就是了，李工才是大佬，我通常不求甚解

 李工(715713994) 16:45:00
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转圈圈`不停转圈圈♪(751920770) 16:55:09
请教大佬们一个问题，我的设计里面有很多是同一个时钟域下的时序问题，有何原因？
转圈圈`不停转圈圈♪(751920770) 16:55:12

转圈圈`不停转圈圈♪(751920770) 16:55:49
ddr3的ui clk时序问题有6000多个
 李工(715713994) 16:55:50
我简单说说吧，两个时钟域，跨越时钟，无论怎样空信号和满信号都是需要两个时钟区域的计数器进行对比，比如产生空信号，这个信号是rd clk域，需要对比当前读地址（rdclk区域）跟跟写地址（wrclk区域），使用rdclk产生结果，就要求写指针计数器从wr club 传递到rd clk区域。这期间如果讲究的话还要用到格雷码。信号跨越时钟为了防止亚稳态就要打两个以上拍子。所以就是你见到波形的样子。
转圈圈`不停转圈圈♪(751920770) 16:57:48
异步fifo，缺一个时钟都不能正常工作，我之前遇到过，被自己坑了
 李工(715713994) 16:59:58
最近出petalinux2019.1教程，应该在10集样子，只发布给售后，没有买板子的尽快上车吧。
（现在还没发布，不要找我要哈，发布时候会告诉大家）
bitty(574674427) 17:00:33