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修改MAC地址时，一定要在纯DOS环境下修改。目前使用U盘DOS引导盘来刷新BIOS及重写MAC地址是最方便的。只要U盘可DOS引导，就可在映泰主板上开机按F9选择USB设备引导来重写MAC地址（或刷新BIOS）。U盘DOS启动盘制作工具下载：http://ftp.biostar.cn/upload/Driver/Other/USBOOT_1.7.rar对于集成网卡的MAC地址，可在主板I/O...

方法一、在开机后按DEL进入BIOS选择Quick Power On Self Test(快速加电自检测)，你的一定设为了Enabled了，选择Disabled，将其关闭就行了。方法二、如果分区是FAT32格式的话，建议将其转换成NTFS，操作方法是打开命令提示符下并输入：convert X: /fs:ntfs，回车即可！方法三、如果是由于非正常的关机，依次点击“开始”→“...

接地为防止触电或保护设备的安全,把电力电讯等设备的金属底盘或外壳接上地线;利用大地作电流回路接地线。。在电力系统中，将设备和用电装置的中性点、外壳或支架与接地装置用导体作良好的电气连接叫做接地。接地的功用除了将一些无用的电流或是噪声干扰导入大地外，最大功用为保护使用者不被电击，以 UPS 而言，有些 UPS 会将零线与地线间的电压标示出来，确保产品不会造成对人体的电击伤害。1、单点接地工作频率低(

verilog里实现时钟分频有很多种方法，比如用计数器计数，或状态机也行，下面我讲下自己常用的以同一个计数器的方式实现的多种2次方的分频方法。例：input clk;reg [23:0]count;clk2=count[0];//2分频clk4=count[1];//4分频clk8=count[2];//8分频clk16=count[3]://16分频always @(posedge clk)co

随着半导体技术和深压微米工艺的不断发展,IC的开关速度目前已经从几十M H z增加到几百M H z,甚至达到几GH z。在高速PCB设计中,工程师经常会碰到误触发、阻尼振荡、过冲、欠冲、串扰等信号完整性问题。本文将探讨它们的形成原因、计算方法以及如何采用Allegro中的IBIS仿真方法解决这些问题。1信号完整性定义信号完整性(Signal Integrity,简称SI)指的是信号线上的信号质量。

在选择时钟器件时，抖动指标是最重要的关键参数之一。但不同的时钟器件，对抖动的描述不尽相同，如不带锁相环的时钟驱动器有附加抖动指标要求，而带锁相环实现零延时的时钟驱动器则有周期抖动和周期间抖动指。同时，不同厂家对相关时钟器件的抖动指标定义条件也不一样，如在时钟合成器条件下测试，还是在抖动滤除条件下测试等。为了正确理解时钟相关器件的抖动指标规格，同时选择抖动性能适合系统应用的时钟解决方案，本文详细介绍

STC89C52RC是STC公司生产的一种低功耗、高性能CMOS8位微控制器，具有 8K字节系统可编程Flash存储器。STC89C52使用经典的MCS-51内核，但做了很多的改进使得芯片具有传统51单片机不具备的功能。在单芯片上，拥有灵巧的8 位CPU 和在系统可编程Flash，使得STC89C52为众多嵌入式控制应用系统提供高灵活、超有效的解决方案。中文名STC89C52本    质一种低耗高

AXI全称Advanced eXtensible Interface，是Xilinx从6系列的FPGA开始引入的一个接口协议，主要描述了主设备和从设备之间的数据传输方式。在ZYNQ中继续使用，版本是AXI4，所以我们经常会看到AXI4.0，ZYNQ内部设备都有AXI接口。其实AXI就是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）的一

数字系统有两大类有限状态机（Finite State Machine，FSM）：Moore状态机和Mealy状态机。Moore状态机　　其最大特点是输出只由当前状态确定，与输入无关。Moore状态机的状态图中的每一个状态都包含一个输出信号。这是一个典型的Moore状态机的状态跳转图，x、y、z是输入，a、b、c是输出。　　　　Mealy状态机　　它的输出不仅与当前状态有关系，而且与它的输入也有关系

随着可编程逻辑器件应用的日益广泛，许多IC制造厂家涉足PLD/FPGA领域。目前世界上有十几家生产CPLD/FPGA的公司，最大的三家是：ALTERA，XILINX，Lattice，其中ALTERA和XILINX占有了60%以上的市场份额。1。ALTERA：九十年代以后发展很快，是最大可编程逻辑器件供应商之一。主要产品有：MAX3000/7000,FLEX1

15. 强制类型转换 Verilog不能将一个值强制转换成不同的数据类型。SystemVerilog通过使用'操作符提供了数据类型的强制转换功能。这种强制转换可以转换成任意类型，包括用户定义的类型。例如：  int'(2.0 * 3.0) // 将结果转换为int类型 mytype' (foo)// 将foo转换为mytype类型   一

6. 用户定义的类型  Verilog不允许用户定义新的数据类型。SystemVerilog通过使用typedef提供了一种方法来定义新的数据类型，这一点与C语言类似。用户定义的类型可以与其它数据类型一样地使用在声明当中。例如：typedef unsigned int uint;  uint a, b;  一个用户定义的数据类型可以在它的定义之前使用，只

1. 接口（Interface）Verilog模块之间的连接是通过模块端口进行的。为了给组成设计的各个模块定义端口，我们必须对期望的硬件设计有一个详细的认识。不幸的是，在设计的早期，我们很难把握设计的细节。而且，一旦模块的端口定义完成后，我们也很难改变端口的配置。另外，一个设计中的许多模块往往具有相同的端口定义，在Verilog中，我们必须在每个模块中进行相同的定义，这为我们增加了无谓的工作量