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一、PCIE接口速率：二、PCIE相关概念：传输速率为每秒传输量GT/s，而不是每秒位数Gbps，因为传输量包括不提供额外吞吐量的开销位； 比如 PCIe 1.x和PCIe 2.x使用8b / 10b编码方案，导致占用了20% （= 2/10）的原始信道带宽。GT/s —— Giga transation per second （千兆传输/秒），即每一秒内传输的次数。重点在于描述物理层通信协议的速率属性，可以不和链路宽度等关联。Gbps —— Giga Bits Per Second

PICMG_EXP[1][1].0_R1_RC1.pdf page60功能板卡不交叉，背板交叉；这一点和pcie视乎不太一样

PCI是Peripheral Component Interconnect（外设部件互连标准）的缩写，它是目前个人电脑中使用最为广泛的接口，几乎所有的主板产品上都带有这种插槽。PCI插槽也是主板带有最多数量的插槽类型，在目前流行的台式机主板上，ATX结构的主板一般带有5～6个PCI插槽，而小一点的MATX主板也都带有2～3个PCI插槽，可见其应用的广泛性。PCI是由Intel公司1991年推出的一

PCI、CPCI、CPCIE区别、特点CPCI总线          •PCI总线作为处理器系统的局部总线，主要目的是为了连接外部设备，而不是作为处理器的系统总线连接Cache和主存储器           •(1) PCI总线空间与处理器空间隔离          •(2)可扩展性 桥          •(3)动态配置机制即插即用    

目前用于访问PCIe配置空间寄存器的方法需要追溯到原始的PCI规范。为了发起PCI总线配置周期，Intel实现的PCI规范使用IO空间的CF8h和CFCh来分别作为索引和数据寄存器，这种方法可以访问所有PCI设备的255 bytes配置寄存器。Intel Chipsets目前仍然支持这种访问PCI配置空间的方法。    PCIe规范在PCI规范的基础上，将配置空间扩展到4K bytes，至于为

1. 设置ATU 区域号寄存器为需要配置的地址转换区编号。2. 设置ATU Region Lower Base Address Register 和ATU Region Upper Base AddressRegister。（在此区域内的目标地址将由区域号寄存器所在的ATU 转换）3. 设置ATU Region Limit Address Register。4. 设置ATU Reg

Hi3531 PCIe 控制器内含DMA 控制器，DMA 控制器包含有两个DMA 通道（一个DMA 读通道和一个DMA 写通道）。PCIe 控制器内包含的DMA 控制器用于大数据量的存储器读写事务，以提高数据传输的速率。DMA 控制器可以实现如下的存储器读写事务：

在调试PCI-E的MSI中断前，需要先保证将传统中断调通，然后再调试这个。MSI中断究其本质，就是一个存储器读写事件。将MSI Address设置为内存中的某个地址(可以为64位)，产生MSI中断时，中断源会在MSI Address所在的地址写入MSI Data。也就是说，如果有四条MSI中断线，就会依次写入Data、Data+1、Data+2、Data+3在内存中，依次来区分中断源设备。设备端的

初步了解完PCI总线标准之后，我们接下来正式开始PCIe设备的漫游之旅。从我们按下PC的电源按钮开始，BIOS就接管系统控制权开始工作，它会先进行一些内存和设备的初始化工作（当然，也包括我们的PCI设备），由于商业上的原因，Phoenix等厂商的BIOS代码需要授权协议，在此，我们以另外一个款开源BIOS（openbios）为例，来剖析BIOS中，我们的PCIe设备是如何被找到以及初始化的。PCI

1  PCIE基本概念1.1   PCIE拓扑架构图1.2 PCIE Switch内部结构图1.3  PCIE协议结构图2 PCIE枚举原理2.1 Type0&Type1配置头空间2.2 拓扑示例连接Device0的端口设为Port0，连接Device1的端口设为Port1 (Port可以看作PCI Bridge)2.3 枚举过程Port0、Port1的相关Bus Register变化过程如下图2

PCIE 是外围设备互连（Peripheral Component Interconnect Express）的简称，作为一种通用的总线接口标准，在目前的计算机系统中得到了非常广泛的应用。PCIE 总线支持3个独立的物理地址空间：存储器空间，IO空间和配置空间。每个PCIE设备都有一个配置空间，配置空间采用Id寻址方法，用总线号，设备号，功能号和寄存器号来唯一标识一个配置空间。配置空间只能由hos

关于PCI设备的配置空间网上已经有很多资料了，如下图就是PCI设备必须支持的64个字节的配置空间，范围为0x00-0x3f。配置空间" border="0" alt="PCIe 配置空间" src="http://www.ibm.com/developerworks/cn/linux/l-cn-pci/images/image002.jpg" action-type="show-slide"

在PCIe总线中，有些TLP含有Data Payload，如存储器写请求、存储器读完成TLP等。在PCIe总线中，TLP含有的Data Payload大小与Max_Payload_Size、Max_Read_Request_Size和RCB参数相关。下文将分别介绍这些参数的使用。 5.4.1 Max_Payload_Size参数 PCIe总线规定在TLP报文中，数据有效负载的最大值为4KB，但

TLP的路由是指TLP通过Switch或者PCIe桥片时采用哪条路径，最终到达EP或者RC的方法。PCIe总线一共定义了三种路由方法，分别是基于地址(Address)的路由，基于ID的路由和隐式路由(Implicit)方式。 存储器和I/O读写请求TLP使用基于地址的路由方式，这种方式使用TLP中的Address字段进行路由选径，最终到达目的地。 而配置读写报文、“Vendor_Defined

PCIe设备可以使用MSI或者MSI-X报文向处理器提交中断请求，但是对于某个具体的PCIe设备，可能仅支持一种报文。在PCIe设备中含有两个Capability结构，一个是MSI Capability结构，另一个是MSI-X Capability结构。通常情况下一个PCIe设备仅包含一种结构，或者为MSI Capability结构，或者为MSI-X Capability结构。 6.1.1 MS

事务层是PCIe总线层次结构的最高层，该层次将接收PCIe设备核心层的数据请求，并将其转换为PCIe总线事务，PCIe总线使用的这些总线事务在TLP头中定义。PCIe总线继承了PCI/PCI-X总线的大多数总线事务，如存储器读写、I/O读写、配置读写总线事务，并增加了Message总线事务和原子操作等总线事务。 本节重点介绍与数据传送密切相关的总线事务，如存储器、I/O、配置读写总线事务。在PC

当处理器或者其他PCIe设备访问PCIe设备时，所传送的数据报文首先通过事务层被封装为一个或者多个TLP，之后才能通过PCIe总线的各个层次发送出去。TLP的基本格式如图5?1所示。 TLP的格式" alt="" > 一个完整的TLP由1个或者多个TLP Prefix、TLP头、Data Payload(数据有效负载)和TLP Digest组成。TLP头是TLP最重要的标志，不同的TLP其

本节讲述PCIe总线定义的各类TLP，并详细介绍这些TLP的格式。在这些TLP中，有些格式对于初学者来说较难理解。读者需要建立PCIe总线中与TLP相关的一些基本概念，特别是存储器读写相关的报文格式。在PCIe总线中，存储器读写，I/O读写和配置读写请求TLP由以下几类报文组成。 (1)      存储器读请求TLP和读完成TLP 当PCIe主设备，RC或者EP，访问目标设备的存储器空间时，使

PowerPC处理器使用OpenPIC中断控制器或者MPIC中断控制器，处理外部中断请求。其中MPIC中断控制器基于OpenPIC中断控制器，但是作出了许多增强，目前Freescale新推出的PowerPC处理器，其中断控制器多与MPIC兼容。 值得注意的是，PowerPC处理器和x86处理器处理MSI报文的方式有较大的不同。其中x86处理器使用的机制比PowerPC处理器更为合理，但是Powe

PCIe设备发出MSI-X中断请求的方法与发出MSI中断请求的方法类似，都是向Message Address所在的地址写Message Data字段包含的数据。只是MSI-X中断机制为了支持更多的中断请求，在MSI-X Capablity结构中存放了一个指向一组Message Address和 Message Data字段的指针，从而一个PCIe设备可以支持的MSI-X中断请求数目大于32个，而且

“浅谈PCIe体系结构”的更新到此告一段落。这些内容主要出自之前书写的《PCI Express体系结构导读》，因为与出版社的协议，无法在此处共享全文，但是也包含了与PCI与PCIe总线相关的最基础的内容。原书正在组织第二次印刷，我却很难有再版的想法。事实上如果我能决定一些事情，不会出现第二次印刷。 书中的错误令不安，却鲜有读者指出。我意识到产生这些现象的原因是更多的入门者在阅读这些内容。与国外的

虽然PCI总线取得了巨大的成功，但是随着处理器主频的不断提高，PCI总线提供的带宽愈发显得捉襟见肘。PCI总线也在不断地进行升级，其位宽和频率从最初的32位/33MHz扩展到64位/66MHz，而PCI-X总线更是将总线频率提高到533MHz，能够提供的最大理论带宽为4263MB。但是PCI总线仍无法解决其体系结构中存在的一些缺陷。PCI总线面临着一系列挑战，包括带宽、流量控制和数据传送质量等。

随着现代处理器技术的发展，在互连领域中，使用高速差分总线替代并行总线是大势所趋。与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从而使用更少的信号线，完成之前需要许多单端并行数据信号才能达到的总线带宽。 PCI总线使用并行总线结构，在同一条总线上的所有外部设备共享总线带宽，而PCIe总线使用了高速差分总线，并采用端到端的连接方式，因此在每一条PCIe链路中只能连接两个设备。这使得PCIe

与PCI总线不同，PCIe总线使用端到端的连接方式，在一条PCIe链路的两端只能各连接一个设备，这两个设备互为是数据发送端和数据接收端。PCIe总线除了总线链路外，还具有多个层次，发送端发送数据时将通过这些层次，而接收端接收数据时也使用这些层次。PCIe总线使用的层次结构与网络协议栈较为类似。 4.1.1 端到端的数据传递 PCIe链路使用“端到端的数据传送方式”，发送端和接收端中都含有TX(

PCIe总线作为处理器系统的局部总线，其作用与PCI总线类似，主要目的是为了连接处理器系统中的外部设备，当然PCIe总线也可以连接其他处理器系统。在不同的处理器系统中，PCIe体系结构的实现方法略有不同。但是在大多数处理器系统中，都使用了RC、Switch和PCIe-to-PCI桥这些基本模块连接PCIe和PCI设备。在PCIe总线中，基于PCIe总线的设备，也被称为EP(Endpoint)。

在PCI总线中，所有需要提交中断请求的设备，必须能够通过INTx引脚提交中断请求，而MSI机制是一个可选机制。而在PCIe总线中，PCIe设备必须支持MSI或者MSI-X中断请求机制，而可以不支持INTx中断消息。 在PCIe总线中，MSI和MSI-X中断机制使用存储器写请求TLP向处理器提交中断请求，下文为简便起见将传递MSI/MSI-X中断消息的存储器写报文简称为MSI/MSI-X报文。不同