MamiyaHasaki的博客

uart_tx`timescale 1ns / 1ns module uart_tx ( clk_40k, // clock signal, 40kHz rst_n, // reset signal, active low din, // the input data which will be sent by the UART module, 8 bit w

文章目录任意序列检测器简介用python自动生成verilog任意序列检测器代码与状态转换图任意序列检测器简介上一节（链接见1）我们讲了如何生成一个m序列。m序列作为伪随机数发生器，自然可以设计一个与之配套的任意序列检测器。其思路为使用有限状态机，一旦序列与对应的模式序列相匹配，则状态加一，否则状态将会下降（具体如何下降此处不予赘述，详请复习《数字电路》）。当状态满了就会输出1，表示检测到对应的模式序列。对于任意序列检测器，有着许多细节而琐碎的问题。例如如何进行状态化简（使用最少的D触发器）、检测到

文章目录m序列发生器什么是m序列发生器如何实现m序列发生器如何得到m序列的反馈方程m序列发生器什么是m序列发生器m序列发生器的概念在《数字电路》这门课里讲的比较详细了，这里就不给大家详细复习了。简而言之，长度为kkk的m序列发生器会产生周期为2k−12^k-12k−1的序列串，其中任取一个长度为kkk的序列总是不相同，并且一个周期内长度为kkk的序列遍历除了(000…0)共k个0以外的全体序列。如何实现m序列发生器在Verilog里，我们采用长度为kkk的移位寄存器来实现m序列的发生，其中k=4k