modelsim报错near “output“: syntax error, unexpected output, expecting ‘)‘

 练习的时候遇到报错near "output": syntax error, unexpected output, expecting ')'

不太懂，上网也没搜到与我一模一样的报错，但类似的报错都是由于不规范（例如中英文输入法）

它说near "output"，我就找到我有“output”的那行。

module gates (input logic a,b,c output logic n1,n21,n2,s,n31,n3,co1,co);

猜测是c后面少了个逗号

module gates (input logic a,b,c, output logic n1,n21,n2,s,n31,n3,co1,co);

改后编译成功

编译后看wave：

1.start simulation

 2.add to wave

 3.run

4.点下面的wave界面