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RSS订阅转载 关于学习FPGA，Verilog HDL，的基本知识（七）
以反引号 ` 开始的某些标识符是 Verilog 系统编译指令。编译指令为 Verilog 代码的撰写、编译、调试等提供了极大的便利。
2022-07-29 20:15:00
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原创 关于学习FPGA，Verilog HDL，的基本知识（六）
表达式由操作符和操作数构成，其目的是根据操作符的意义得到一个计算结果。表达式可以在出现数值的任何地方使用。例如：操作数操作数可以是任意的数据类型，只是某些特定的语法结构要求使用特定类型的操作数。操作数可以为常数，整数，实数，线网，寄存器，时间，位选，域选，存储器及函数调用等。操作符Verilog 中提供了大约 9 种操作符，分别是算术、关系、等价、逻辑、按位、归约、移位、拼接、条件操作符。大部分操作符与 C 语言中类似。同类型操作符之间，除条件操作符从右往左关联，其余操作符都是自左向右关
2022-06-15 21:39:54
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原创 关于学习FPGA，Verilog HDL，的基本知识（五）
声明时间的关键词是time,它是unsigned 的64位数据，用以转存仿真时的系统时间，通常利用系统函数“$time"来取得系统时间。声明时间类型变量的格式如下:其中，time 为关键词，表示变量为时间类型变量; msb 和lsb 是表明范围界限的常量表达式，如果未定义界限，每个标识符存储一个至少 64位的时间值; time_id1, time_id2, ...为定义的时间类型变量名称; 时间类型的寄存器只存储无符号数。举例如下:4、参数 参
2022-06-12 12:51:25
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原创 关于学习FPGA，Verilog HDL，的基本知识（四）
Verilog HDL 中常用的数据类型有：线网（Net）、寄存器（Register）、整数（Integer）、实数（Real）、时间（Time）、参数（Parameter）和存储器等。
2022-05-30 19:03:27
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原创 关于python，urllib.request的学习
python3中urllib中包括了四个模块，包括：urllib.requesturllib.errorurllib.parseurllib.robotparserurllib.request可以用来发送request和获取request的结果urllib.error包含了urllib.request产生的异常urllib.parse用来解析和处理URLurllib.robotparse用来解析页面的robots.txt文件urllib.request.urlopen...
2022-05-29 15:17:00
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原创 关于学习FPGA，Verilog HDL，的基本知识（三）
关于Verilog HDL 程序块，数值和字符串的进一步学习。1、数值 Verilog HDL 中有４种基本的值： ０：逻辑０和假状态； １：逻辑１和真状态； ｘ；未知状态； ｚ；高阻状态；这四种状值的解释都内置于语言中。在门的输入中或一个表达式中的为“ｚ”的值通常解释成“ｘ”。此...
2022-05-23 19:26:29
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原创 关于学习FPGA，Verilog HDL，的基本知识（二）
关于Verilog HDL 程序块的进一步学习补充程序格式说明. module 模块名(端口名1,端口名2,端口名3,...); 端口类型说明(input,ouput,inout); 参数定义（可选）; 数据类型定义(wire,reg等); 实例化低层模块和基本门级元件;连续赋值语句(assign);过程块结构(initial 和 always) 行为描述语句;endmodule 7、行为型描述方式。行为型描述侧重于...
2022-05-21 15:00:00
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原创 关于学习FPGA，Verilog HDL，的基本知识㈠
Verilog HDL既是一种行为描述语言，也是一种结构描述语言。如果按照一定的规则和风格编写代码，就可以将功能模块通过工具自动转化为门级互连的结构模块。
2022-05-20 19:16:16
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空空如也
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