m0_59337107的博客

由于某些信号在内部是有接连线的，但是实际没有使用，所以在管脚约束中不分配管脚，同时有的管脚是虽然连线了，但是实际信号没有使用，这样就会导致这些信号在内部跑版本的时候被忽略，反而芯片会自动给那些实际有连线的信号分配管脚，这样可能导致这个信号连接对对岸芯片有问题。我遇到的是正好一个信号被随便连到了连接到了给对端的CPU复位（实际这个复位内部没用，就是定义了一下管脚）的管脚，把对端复位住了。

1.由于外部硬件走线不一致等问题，所以在信号到达逻辑引脚的时候时序可能较差，为了优化时序，在localbus所有信号线都接入逻辑的时候都需要在localbus_clk信号下布局到IOB寄存器，便于后续时序的保证；always ( posedge locbus_clk) //不要用always (*)//不推荐方式,这里把写使能当作时钟使用，本身信号质量就难以保证，时序也会容易有问题。//推荐读的方式，还是不要使用组合逻辑，感觉还是使用时序逻辑好点。