Verilog学习笔记（2）Modelsim仿真_二选一逻辑_多路选择器

最新推荐文章于 2023-10-17 11:42:22 发布

Nadukab

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文章标签： verilog fpga

本文链接：https://blog.youkuaiyun.com/m0_58413328/article/details/120880431

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这篇博客详细记录了Verilog学习过程，包括组合逻辑的设计如二选一逻辑门的代码实现和仿真，以及多路选择器的代码和仿真结果。在学习过程中，作者总结了常见的错误，如assign拼写错误，initial begin语句遗漏end，$stop命令格式问题，以及输出.y()忘记加y等。此外，还提供了Verilog入门的学习资料。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

1.组合逻辑代码设计和方针

1.1 二选一逻辑

//二选一逻辑，y的值由sel决定：sel为0时，y的值为a与b；sel为1时y的值为ab异或
module fn_sw( a , b , sel , y);

input a;
input b;
input sel;
output y;

assign y=sel?(a^b):(a&b); //"^"按位异或 A=010100，B=100010，则A^B=110110
                           //assign中的=就是等号的意思

/*always语句块实现
reg    y;

always@(a or b or sel)//敏感变量，组合逻辑变量
begin
    if(sel==1)begin
      y<=a^b;
    end
    else begin
      y<=a&b;
    end
end

*/
endmodule

test bench:

`timescale 1ns/10ps

module fn_sw_tb;

reg a , b , sel;
wire y;

fn_sw fn_sw(
                .a(a),
                .b(b),
                .sel(sel),
                .y(y)
                );

initial begin
                   a<=0;b<=0;sel<=0;
            #10    a<=0;b<=0;sel<=1;
            #10    a<=0;b<=1;sel<=0;

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