Exams/review2015 shiftcount

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#fpga开发

本文介绍了一个使用Verilog HDL编写的简单计数及移位寄存器模块。该模块通过两个控制信号实现计数递减或移位操作，并详细展示了其结构与工作原理。

module top_module (
    input clk,
    input shift_ena,
    input count_ena,
    input data,
    output [3:0] q);
    
    always@(posedge clk) begin
        if(shift_ena)
            q<={q[2:0],data};
        else if(count_ena)
            q<=q-1'b1;
    end

endmodule