基于FPGA实现的自适应三速以太网

一、三速以太网

千兆以太网PHY芯片是适配百兆和十兆的，十兆就不管了，我们的设计只适应千兆和百兆。

根据上图，我们是可以获取当前主机网口的速率信息的。

always@(posedge w_rxc_bufr)
begin
    if(w_rec_valid == 'd0) begin
        ro_speed <= w_rec_data[2:1];
        ro_link  <= w_rec_data[0];
    end else begin
        ro_speed <= ro_speed;
        ro_link  <= ro_link ;
    end
end

千兆网的设计我们前面的章节介绍的很详细了，至于百兆，主要区别就在于时钟速率从125Mhz变为了25Mhz，双沿采样变为单沿采样，所以我们只需要在ODDR和IDDR使用的时候注意单沿问题即可。
对于接收数据而言，上下沿采样到的数据是一样的，也就是说一次收到的数据高四位和低四位一样，完整的8bit数据需要前一拍数据后一拍数据拼接

always@(posedge w_rxc_bufr)