VHDL语法

###VHDL 端口写法 ：
名字：数据方向及类型，最后一个端口不用";"

输入矩阵的写法：

in STD_LOGIC_VECTOR (15 downto 0) ， downto 代表从左到右的方向 to 代表从右到左。

VHDL文件结构：由端口和行为组成

每个行为都要写 end +行为名(这里是Behavioral)，signal是VHDL的关键字意思是信号，信号具有全局特性，用来在不同的process中传递信息。信号可以赋初值，数组赋初值可以用（other =>‘0’），仅对于STD_LOGIC类型的信号要用‘’单引号，其他不用。
例如a0 : IN STD_LOGIC_VECTOR(15 DOWNTO 0); a0是STD_LOGIC类型变量。 a0 <= “0000000000000000”;


当多个条件要判断时用if elsif else end if 这种结构，和C语言不同，第二个条件是 elsif

case 的写法，要以end case；结尾。

VHDL二维数组写法：

二维数组的赋值： rx_matrix(0)( 16 - conv_integer( manchester_cnt ) ) <= decode_coder;赋值给rx_matrix数组的(0)( 16 - conv_integer( manchester_cnt ) )个元素，第0行16 - conv_integer( manchester_cnt )列。

函数调用 ：

函数原型：要在同一个工程中

调用别的模块：