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RSS订阅原创 求助 烧录到FPGA后执行了不符合代码设计的功能
求各位大佬看一下，按照代码设计ming_lval到ant9_lval同时拉高只有满足line_cnt>line_number这个条件下才成立；但是烧录到板卡后，用ILA抓信号发现出现全部拉高的时刻line_cnt是2048；line_number是2400，并不符合line_cnt>line_number这个条件，此时为什么会同时拉高呢？
2025-02-06 22:39:41
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原创 VIVADO问题记录
解决方式：首先尝试了网上的方法，断开所有debug，保存，然后重新set up debug，结果还是不行，后来发现是选择的nets太多了，去掉一部分就成功生成bit流了。（根据结果推测是资源不够了，神通广大的网友们是否知道是其他原因导致的吗？记录自己开发时遇到的问题及解决方法。1.vivado生成bit流时报错。
2024-05-09 17:12:30
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空空如也
空空如也
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