【FPGA】DDR3调试总结

1 DDR3概述

        DDR，名称：double data rate SDRAM,全称：双倍数据率同步动态随机存储器。允许在时钟的上升沿，下降沿传输数据，其主要作用是为了和CPU频率同步，进而大大提高数据传输效率。本工程使用的为DDR3 SDRAM，它具备更低的工作电压（1.5v）,240线接口、支持8bit预读；

项目所使用的芯片为紫光国芯SCB13H4G160AF-11MI，该芯片容量为512GB（4Gbit），最大支持933MHz时钟输入。

2 DDR3管脚介绍

DDR3管脚根据不同的功能可以分为：数据组、地址组、控制组和电源组。如图上所示，共96个管脚。

2.1数据组

        DQ[15:0]:双向信号，16位数据总线；                                                                                                DQS /DQS: 数据选通，用于数据同步，读时是输出，边缘与读出的数据对齐。写时是输入。中心与写数据对齐。