第8周实验-VGA协议实践_vga active pixie 和 readable pixie-优快云博客

本文链接：https://blog.youkuaiyun.com/m0_51592017/article/details/130257979

一、VGA协议

VGA（Video Graphics Array）视频图形阵列是IBM于1987年提出的一个使用模拟信号的电脑显示标准。VGA接口即电脑采用VGA标准输出数据的专用接口。VGA接口共有15针，分成3排，每排5个孔，显卡上应用最为广泛的接口类型，绝大多数显卡都带有此种接口。它传输红、绿、蓝模拟信号以及同步信号(水平和垂直信号)。VGA显示器具有成本低、结构简单、应用灵活的优点。
VGA接口是一种D型接口，上面共有15针孔，分成三排，每排五个。其中，除了2根NC（Not Connect)信号、3根显示数据总线和5个GND信号，比较重要的是3根RGB彩色分量信号和2根扫描同步信号HSYNC和VSYNC针。VGA接口中彩色分量采用RS343电平标准。RS343电平标准的峰值电压为1V。
在这里插入图片描述

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VGAVGA是如何实现显示的：
在它的数据引脚1、2、3(RED、GREEN、BLUE)输入的不是简单的0、1数字信号，而是模拟电压(0V-0.714V)。1、2、3引脚具有不同的电压时，VGA显示器显示不同的颜色。
在这里插入图片描述
但是FPGA要想产生模拟信号就需要借助DA，利用DA产生模拟信号，输出至VGA的RED、GREEN、BLUE基色数据线。也有利用电阻网络分流模拟DA实现的。
●VGA各种颜色如何实现的
在VGA接口的1、2、3引脚分别接至以下电压：
在这里插入图片描述
●利用电阻网络分流模拟DA（详情转至FPGA驱动VGA显示）

VGA通信协议：
VGA通信时序
在这里插入图片描述
从上图中看出，帧时序和行时序都有四部分：
●帧时序：

帧时序的四个部分别是:同步脉冲(Sync o)、显示后沿(Back porch p)、显示时序段(Display interval q)和显示前沿(Front porchr)。其中同步脉冲(Sync o)、显示后沿(Back porch p)和显示前沿(Front porch r)是消隐区，RGB信号无效，屏幕不显示数据。显示时序段(Display interval q)是有效数据区。.

●行时序：
在这里插入图片描述

行时序的四个部分分别是:同步脉冲(Sync a)、显示后沿(Back porch b)、显示时序(Display interval c)和显示前沿(Front porchd)。其中同步脉冲(Sync a)、显示后沿(Back porch b)和显示前沿(Front porch d)是消隐区，RGB信号无效，屏幕不显示数据。显示时序段(Display interval c)是有效数据区。

二、VGA显示字符

（一）Quartus 新建工程

点击【File】→【New Project Wizard…】->【Next】
选择工程保存路径，并填写工程名，然后点击【Next】
在这里插入图片描述
芯片选择EP4CE115F29C7，然后点击【Next】直至【Finish】

（二）新建 Verilog 文件

点击【File】→【New…】选择【Verilog HDL File】，然后点击【OK】
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打开通用汉字点阵工具Pctolcd2002
在字符模式下输入自己的学号姓名
点击【文件】->【另存为】存为.BMP图形文件，再用图形模式打开刚刚保存的文件

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更改选项里的一些内容

点击生成字模

保存字模为一个.txt文件

将下列代码中的字模块换成刚刚生成的

写入以下代码

module VGA_test(
OSC_50,     //原CLK2_50时钟信号
VGA_CLK,    //VGA自时钟
VGA_HS,     //行同步信号
VGA_VS,     //场同步信号
VGA_BLANK,  //复合空白信号控制信号  当BLANK为低电平时模拟视频输出消隐电平，此时从R9~R0,G9~G0,B9~B0输入的所有数据被忽略
VGA_SYNC,   //符合同步控制信号      行时序和场时序都要产生同步脉冲
VGA_R,      //VGA绿色
VGA_B,      //VGA蓝色
VGA_G);     //VGA绿色
 input OSC_50;     //外部时钟信号CLK2_50
 output VGA_CLK,VGA_HS,VGA_VS,VGA_BLANK,VGA_SYNC;
 output [7:0] VGA_R,VGA_B,VGA_G;
 parameter H_FRONT = 16;     //行同步前沿信号周期长
 parameter H_SYNC = 96;      //行同步信号周期长
 parameter H_BACK = 48;      //行同步后沿信号周期长
 parameter H_ACT = 640;      //行显示周期长
 parameter H_BLANK = H_FRONT+H_SYNC+H_BACK;        //行空白信号总周期长
 parameter H_TOTAL = H_FRONT+H_SYNC+H_BACK+H_ACT;  //行总周期长耗时
 parameter V_FRONT = 11;     //场同步前沿信号周期长
 parameter V_SYNC = 2;       //场同步信号周期长
 parameter V_BACK = 31;      //场同步后沿信号周期长
 parameter V_ACT = 480;      //场显示周期长
 parameter V_BLANK = V_FRONT+V_SYNC+V_BACK;        //场空白信号总周期长
 parameter V_TOTAL = V_FRONT+V_SYNC+V_BACK+V_ACT;  //场总周期长耗时
 reg [10:0] H_Cont;        //行周期计数器
 reg [10:0] V_Cont;        //场周期计数器
 wire [7:0] VGA_R;         //VGA红色控制线
 wire [7:0] VGA_G;         //VGA绿色控制线
 wire [7:0] VGA_B;         //VGA蓝色控制线
 reg VGA_HS;
 reg VGA_VS;
 reg [10:0] X;             //当前行第几个像素点
 reg [10:0] Y;             //当前场第几行
 reg CLK_25;
 always@(posedge OSC_50)
    begin 
      CLK_25=~CLK_25;         //时钟
    end 
    assign VGA_SYNC = 1'b0;   //同步信号低电平
    assign VGA_BLANK = ~((H_Cont<H_BLANK)||(V_Cont<V_BLANK));  //当行计数器小于行空白总长或场计数器小于场空白总长时，空白信号低电平
    assign VGA_CLK = ~CLK_to_DAC;  //VGA时钟等于CLK_25取反
    assign CLK_to_DAC = CLK_25;
 always@(posedge CLK_to_DAC)
    begin
        if(H_Cont<H_TOTAL)           //如果行计数器小于行总时长
            H_Cont<=H_Cont+1'b1;      //行计数器+1
        else H_Cont<=0;              //否则行计数器清零
        if(H_Cont==H_FRONT-1)        //如果行计数器等于行前沿空白时间-1
            VGA_HS<=1'b0;             //行同步信号置0
        if(H_Cont==H_FRONT+H_SYNC-1) //如果行计数器等于行前沿+行同步-1
            VGA_HS<=1'b1;             //行同步信号置1
        if(H_Cont>=H_BLANK)          //如果行计数器大于等于行空白总时长
            X<=H_Cont-H_BLANK;        //X等于行计数器-行空白总时长   （X为当前行第几个像素点）
        else X<=0;                   //否则X为0
    end
 always@(posedge VGA_HS)
    begin
        if(V_Cont<V_TOTAL)           //如果场计数器小于行总时长
            V_Cont<=V_Cont+1'b1;      //场计数器+1
        else V_Cont<=0;              //否则场计数器清零
        if(V_Cont==V_FRONT-1)       //如果场计数器等于场前沿空白时间-1
            VGA_VS<=1'b0;             //场同步信号置0
        if(V_Cont==V_FRONT+V_SYNC-1) //如果场计数器等于行前沿+场同步-1
            VGA_VS<=1'b1;             //场同步信号置1
        if(V_Cont>=V_BLANK)          //如果场计数器大于等于场空白总时长
            Y<=V_Cont-V_BLANK;        //Y等于场计数器-场空白总时长    （Y为当前场第几行）  
        else Y<=0;                   //否则Y为0
    end
    reg valid_yr;
 always@(posedge CLK_to_DAC)
    if(V_Cont == 10'd32)         //场计数器=32时
        valid_yr<=1'b1;           //行输入激活
    else if(V_Cont==10'd512)     //场计数器=512时
        valid_yr<=1'b0;           //行输入冻结
    wire valid_y=valid_yr;       //连线   
    reg valid_r;            
 always@(posedge CLK_to_DAC)   
    if((H_Cont == 10'd32)&&valid_y)     //行计数器=32时
        valid_r<=1'b1;                   //像素输入激活
    else if((H_Cont==10'd512)&&valid_y) //行计数器=512时 
        valid_r<=1'b0;                   //像素输入冻结
    wire valid = valid_r;               //连线
    wire[10:0] x_dis;     //像素显示控制信号
    wire[10:0] y_dis;     //行显示控制信号
    assign x_dis=X;       //连线X
    assign y_dis=Y;       //连线Y
        parameter

    char_line00=240'h010010400000000000000000000000000000000000000000000000000000,
    char_line01=240'h010010400000000000000000000000000000000000000000000000000000,
    char_line02=240'h7FFCFE780000000000000000000000000000000000000000000000000000,
    char_line03=240'h03801088000007F00FE000800FE007E01FFC07E007F007E00FE000800080,
    char_line04=240'h05407C100000081830180780301818183008181808181818301807800780,
    char_line05=240'h092011FC0000100038180180300C381C2010381C1000381C381801800180,
    char_line06=240'h3118FE240000300000180180700C300C0020300C3000300C001801800180,
    char_line07=240'hC10600247FFE37F000600180301C300C0040300C37F0300C006001800180,
    char_line08=240'h0FE07DFE0000380C01F00180382C300C0080300C380C300C01F001800180,
    char_line09=240'h004044240000300C001801800FCC300C0180300C300C300C001801800180,
    char_line0a=240'h00807C240000300C000C0180001C300C0300300C300C300C000C01800180,
    char_line0b=240'hFFFE45FC0000300C380C01800018381803003818300C3818380C01800180,
    char_line0c=240'h01007C24000018183018018038301C1003801C1018181C10301801800180,
    char_line0d=240'h01004420000007E00FE00FF80FC007E0030007E007E007E00FE00FF80FF8,
    char_line0e=240'h050054A00000000000000000000000000000000000000000000000000000,
    char_line0f=240'h020048400000000000000000000000000000000000000000000000000000;

    reg[7:0] char_bit;
    always@(posedge CLK_to_DAC)
        if(X==10'd180)char_bit<=9'd240;   //当显示到144像素时准备开始输出图像数据
        else if(X>10'd180&&X<10'd420)     //左边距屏幕144像素到416像素时    416=144+272（图像宽度）
            char_bit<=char_bit-1'b1;       //倒着输出图像信息
            
    reg[29:0] vga_rgb;                //定义颜色缓存
    always@(posedge CLK_to_DAC) 
        if(X>10'd180&&X<10'd420)    //X控制图像的横向显示边界：左边距屏幕左边144像素  右边界距屏幕左边界416像素
            begin case(Y)            //Y控制图像的纵向显示边界：从距离屏幕顶部160像素开始显示第一行数据
                10'd200:
                if(char_line00[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;  //如果该行有数据 则颜色为红色
                else vga_rgb<=30'b0000000000_0000000000_0000000000;                      //否则为黑色
                10'd201:
                if(char_line01[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd202:
                if(char_line02[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd203:
                if(char_line03[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd204:
                if(char_line04[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000; 
                10'd205:
                if(char_line05[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd206:
                if(char_line06[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000; 
                10'd207:
                if(char_line07[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd208:
                if(char_line08[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000; 
                10'd209:
                if(char_line09[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd210:
                if(char_line0a[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd211:
                if(char_line0b[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd212:
                if(char_line0c[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd213:
                if(char_line0d[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd214:
                if(char_line0e[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                10'd215:
                if(char_line0f[char_bit])vga_rgb<=30'b1111111111_0000000000_0000000000;
                else vga_rgb<=30'b0000000000_0000000000_0000000000;
                default:vga_rgb<=30'h0000000000;   //默认颜色黑色
            endcase 
        end
    else vga_rgb<=30'h000000000;             //否则黑色
    assign VGA_R=vga_rgb[23:16];
    assign VGA_G=vga_rgb[15:8];
    assign VGA_B=vga_rgb[7:0];
endmodule

点击保存按钮，更改文件名为VGA_test.v
在这里插入图片描述
设置为顶层文件【Project】→【Set as Top-Level Entity】

点击编译按钮

（三）配置管脚

点击快捷按钮【Pin Planner】
在这里插入图片描述
按照下表所示配置管脚：

三、显示彩色条纹

（一）代码

RGB信号产生模块vga_control

// `define Vga_800_600
`include "vga_param.v"
module vga_control(
     input  wire           clk      ,//vga pix clk 800*525*60 25.2MHZ
	  input  wire           rst_n    ,//reset
	  input  wire   [23:0]  data_disp,//
   
	  output reg    [10:0]  h_addr   ,//数据有效显示区域行地址
	  output reg    [10:0]  v_addr   ,//数据有效显示区域场地址
	  
	  output reg            hsync    ,//
	  output reg            vsync    ,//
	  output reg    [7:0]   vga_r    ,//red
	  output reg    [7:0]   vga_g    ,//green
	  output reg    [7:0]   vga_b    ,//blue
	  output reg            vga_blk  ,//消隐信号
	  output wire           vga_clk  
);
//
parameter H_SYNC_STA = 1                                                             ;
parameter H_SYNC_END = `H_Sync_Time                                                  ;
parameter H_Data_STA = `H_Right_Border + `H_Front_Porch + `H_Sync_Time               ;
parameter H_Data_STO = `H_Right_Border + `H_Front_Porch + `H_Sync_Time + `H_Data_Time;			 
parameter V_SYNC_STA = 1                                                             ;
parameter V_SYNC_END = `V_Sync_Time                                                  ;
parameter V_Data_STA = `V_Bottom_Borde + `V_Front_Porch + `V_Sync_Time               ;
parameter V_Data_STO = `V_Bottom_Borde + `V_Front_Porch + `V_Sync_Time + `V_Data_Time;
			 
			 

//参数定义
reg     [11:0]   cnt_h_addr;//行地址计数器
wire             add_h_addr;//
wire             end_h_addr;//



reg     [11:0]   cnt_v_addr;//场地址计数器
wire             add_v_addr;//
wire             end_v_addr;//


//cnt_h_addr 0-799
always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        cnt_h_addr <= 12'b0;
    end 
    else if(add_h_addr)begin 
        if(end_h_addr)begin 
            cnt_h_addr <= 12'b0;
        end
        else begin 
            cnt_h_addr <= cnt_h_addr + 12'b1;
        end 
    end
	 else begin
	     cnt_h_addr <= cnt_h_addr;
	 end
end 

assign add_h_addr = 1'b1;
assign end_h_addr = add_h_addr && cnt_h_addr >= `H_Total_Time - 1;

//cnt_v_addr 0-524
always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        cnt_v_addr <= 12'b0;
    end 
    else if(add_v_addr)begin 
        if(end_v_addr)begin 
            cnt_v_addr <= 12'b0;
        end
        else begin 
            cnt_v_addr <= cnt_v_addr + 12'b1;
        end 
    end
	 else begin
	     cnt_v_addr <= cnt_v_addr;
	 end
end 

assign add_v_addr = end_h_addr;
assign end_v_addr = add_v_addr && cnt_v_addr >= `V_Total_Time - 1;

//行同步信号 
always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        hsync <= 1'b1;
    end 
    else if(cnt_h_addr == H_SYNC_STA - 1)begin 
        hsync <= 1'b0;
    end
	 else if(cnt_h_addr == H_SYNC_END - 1)begin 
        hsync <= 1'b1;
    end
	 else begin
	     hsync <= hsync;
	 end
end 

//场同步信号

always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        vsync <= 1'b1;
    end 
    else if(cnt_v_addr == V_SYNC_STA - 1)begin 
        vsync <= 1'b0;
    end
	 else if(cnt_v_addr == V_SYNC_END - 1)begin 
        vsync <= 1'b1;
    end
	 else begin
	     vsync <= vsync;
	 end
end 

assign vga_clk = ~clk;

//h_addr 数据有效显示区域 1-640
always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        h_addr <= 11'b0;
    end
	 else if((cnt_h_addr >= H_Data_STA - 1) && (cnt_h_addr <= H_Data_STO - 1))begin
	     h_addr <= cnt_h_addr - (H_Data_STA - 1);//0-640
	 end
	 else begin
	     h_addr <= 11'b0;
	 end
end 

//v_addr 数据有效显示区域 1-480
always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        v_addr <= 11'b0;
    end 
    else if((cnt_v_addr >= V_Data_STA - 1) && (cnt_v_addr <= V_Data_STO - 1))begin 
        v_addr <= cnt_v_addr - (V_Data_STA - 1);//0-480
    end
	 else begin
	     v_addr <= 11'b0;
	 end
end 

//显示

always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        vga_r <= 8'b0000_0000;
		  vga_g <= 8'b0000_0000;
		  vga_b <= 8'b0000_0000;
		  vga_blk <= 1'b0; 
    end 
    else if((cnt_h_addr >= H_Data_STA - 1) && (cnt_h_addr <= H_Data_STO - 1)&&
	 (cnt_v_addr >= V_Data_STA - 1) && (cnt_v_addr <= V_Data_STO - 1))begin 
        vga_r <= data_disp[23:16];//data_disp[23-:8]
		  vga_g <= data_disp[15:8] ;//data_disp[15-:8]
		  vga_b <= data_disp[7:0]  ;//data_disp[7-:8]
		  vga_blk <= 1'b1;
    end
	 else begin
	     vga_r <= 8'b0000_0000;
		  vga_g <= 8'b0000_0000;
		  vga_b <= 8'b0000_0000;
		  vga_blk <= 1'b0;
	 end
end
endmodule

RGB输出模块data_gen

module data_gen(
     input  wire           clk      ,//vga pix clk 640*800*60 25.2MHZ
	  input  wire           rst_n    ,//reset
	  
   
	  input wire    [10:0]  h_addr   ,//数据有效显示区域行地址
	  input wire    [10:0]  v_addr   ,//数据有效显示区域场地址
	  
	  output reg    [23:0]  data_disp //

);

parameter H_vga = 640,//屏幕宽度
          V_vga = 480,//屏幕高度
			 X_vga = 288,//字符宽度
			 Y_vga = 32 ;//字符高度
//
parameter BLACK   = 24'h000000,
          RED     = 24'hFF0000,
			 GREEN   = 24'h00FF00,
			 BLUE    = 24'h0000FF,
			 YELLOW  = 24'hFFFF00,
			 SKY_BLUE= 24'h00FFFF,
			 PURPLE  = 24'hFF00FF,
			 GRAY    = 24'hC0C0C0,
			 WHITE   = 24'hFFFFFF;

//
always @(posedge clk or negedge rst_n)begin 
    if(!rst_n)begin
        data_disp <= GRAY;
    end 
    else begin 
        case(h_addr)
		     0  :  data_disp <=BLACK          ;
			  80 :  data_disp <=RED            ;
			  160:  data_disp <=GREEN          ;
			  240:  data_disp <=BLUE           ;
			  320:  data_disp <=YELLOW         ;
			  400:  data_disp <=SKY_BLUE       ;
			  480:  data_disp <=PURPLE         ;
			  560:  data_disp <=GRAY           ;
			  default :data_disp <= data_disp  ;
		  endcase                 
    end
end 
		 
endmodule

时钟产生定义模块vga_param

`define Vga_480_272
`define Vga_640_480
`define Vga_800_480
`define Vga_800_600
`define Vga_1024_600
`define Vga_1024_768
`define Vga_1280_720
`define Vga_1920_1080


`ifdef Vga_640_480
      `define H_Right_Border 8
	   `define H_Front_Porch  8
	   `define H_Sync_Time    96
	   `define H_back_Porch   40
	   `define H_Left_Border  8
	   `define H_Data_Time    640
      `define H_Total_Time   800
	   
      `define V_Bottom_Borde 8
      `define V_Front_Porch  2
      `define V_Sync_Time    2
	   `define V_Back_Porch   25
	   `define V_ToP_Border   8
      `define V_Data_Time    480
      `define V_Total_Time   525
		
`elsif Vga_480_272
      `define H_Right_Border 0
		`define H_Front_Porch  2
		`define H_Sync_Time    41
		`define H_back_Porch   2
		`define H_Left_Border  0
		`define H_Data_Time    480 
		`define H_Total_Time   525
		
		`define V_Bottom_Borde 0
		`define V_Front_Porch  2
		`define V_Sync_Time    10
		`define V_Back_Porch   2 
		`define V_ToP_Border   0
		`define V_Data_Time    272
		`define V_Total_Time   286
		
`elsif Vga_800_480
      `define H_Right_Border 0
      `define H_Front_Porch  40
      `define H_Sync_Time    128
      `define H_back_Porch   88
      `define H_Left_Border  0
      `define H_Data_Time    800
      `define H_Total_Time   1056
      
		`define V_Bottom_Borde 8 
		`define V_Front_Porch  2
		`define V_Sync_Time    2
		`define V_Back_Porch   25
		`define V_ToP_Border   8
		`define V_Data_Time    480
	   `define V_Total_Time   525
		
`elsif Vga_800_600
      `define H_Right_Border 0 
      `define H_Front_Porch  40 
      `define H_Sync_Time    128
      `define H_back_Porch   88
      `define H_Left_Border  0
      `define H_Data_Time    800
      `define H_Total_Time   1056 
      
      `define V_Bottom_Borde 0
      `define V_Front_Porch  1
      `define V_Sync_Time    4
      `define V_Back_Porch   23
      `define V_ToP_Border   0
      `define V_Data_Time    600
      `define V_Total_Time   628


`elsif Vga_1024_600
      `define H_Rigth_Borde   0
      `define H_Front_Porch   24
      `define H_Sync_Time     136
      `define H_Back_Porch    160
      `define H_Left_Border   0
      `define H_Data_Time     1024
      `define H_Total_Time    1344
      
      `define V_Bottom_Borde  0
      `define V_Front_Porch   1
      `define V_Sync_Time     4
      `define V_Back_Porch    23
      `define V_ToP_Border    0
      `define V_Data_Time     600
      `define V_Total_Time    628

`elsif Vga_1024_768
      `define H_Rigth_Borde   0
      `define H_Front_Porch   24
      `define H_Sync_Time     136
      `define H_Back_Porch    160
      `define H_Left_Border   0
      `define H_Data_Time     1024
      `define H_Total_Time    1344
      
      `define V_Bottom_Borde  0
      `define V_Front_Porch   3
      `define V_Sync_Time     6
      `define V_Back_Porch    29
      `define V_ToP_Border    0
      `define V_Data_Time     768
      `define V_Total_Time    806

`elsif Vga_1280_720
      `define H_Rigth_Borde   0
      `define H_Front_Porch   110
      `define H_Sync_Time     40
      `define H_Back_Porch    220
      `define H_Left_Border   0
      `define H_Data_Time     1280
      `define H_Total_Time    1650
      
      `define V_Bottom_Borde  0
      `define V_Front_Porch   5
      `define V_Sync_Time     5
      `define V_Back_Porch    20
      `define V_ToP_Border    0
      `define V_Data_Time     720
      `define V_Total_Time    750

		
`elsif Vga_1920_1080 
     `define H_Right_Border 0 
     `define H_Front_Porch  88
     `define H_Sync_Time    44
     `define H_back_Porch   148
     `define H_Left_Border  0
     `define H_Data_Time    1920
     `define H_Total_Time   2200
     
     `define V_Bottom_Borde 0
     `define V_Front_Porch  4
     `define V_Sync_Time    5
     `define V_Back_Porch   36
     `define V_ToP_Border   0
     `define V_Data_Time    1080
     `define V_Total_Time   1125
	 
`endif

顶层模块vga_top

module vga_top(
     input  wire           clk      ,//vga pix clk 640*800*60 25.2MHZ
	  input  wire           rst_n    , //reset
	  output wire     [7:0] vga_r    ,
	  output wire     [7:0] vga_g    ,
	  output wire     [7:0] vga_b    ,
	  output wire           vga_blk  ,
	  output wire           vga_clk  ,
	  output wire           vsync    ,
	  output wire           hsync    

);

wire [23:0] data_disp;

wire [10:0] h_addr;
wire [10:0] v_addr;

wire		vga_25;
wire		vga_40;
wire		locked;

pll	pll_inst (
	.areset ( ~rst_n ),
	.inclk0 ( clk ),
	.c0 ( vga_25 ),
	.c1 ( vga_40 ),
	.locked ( locked )
	);


vga_control u_vga_control(
     .clk           (vga_25      ),//vga pix clk 640*800*60 25.2MHZ
	  .rst_n         (rst_n    ),//reset
	  .data_disp     (data_disp),//
                     
	  .h_addr        (h_addr   ),//数据有效显示区域行地址
	  .v_addr        (v_addr   ),//数据有效显示区域场地址
	                   
	  .hsync         (hsync    ),//
	  .vsync         (vsync    ),//
	  .vga_r         (vga_r    ),//red
	  .vga_g         (vga_g    ),//green
	  .vga_b         (vga_b    ),//blue
	  .vga_blk       (vga_blk  ),//消隐信号
	  .vga_clk       (vga_clk  )
);

data_gen u_data_gen(
     .clk           (vga_25      ),//vga pix clk 640*800*60 25.2MHZ
	  .rst_n         (rst_n    ),//reset
	                  
	  .h_addr        (h_addr   ),//数据有效显示区域行地址
	  .v_addr        (v_addr   ),//数据有效显示区域场地址
	                  
	  .data_disp     (data_disp) //

);
endmodule

（二）配置管脚

在这里插入图片描述
（三）显示效果

四、VGA显示彩色图片

该部分使用EP4CE6F17C8
VGA的驱动程序显示的格式为RGB565，找到需要显示的彩色图片，将该图片转化为ROM可以存储的格式，然后VGA驱动程序从ROM中读取数据，输出到VGA显示屏显示。由于ROM存储空间有限，尽量选一张小的图片。
使用BMP2Mif软件将bmp格式图片转换为hex文件
在这里插入图片描述

新建Quartus工程，产生ROM IP核，将生成的mif文件保存在ROM中
双击选择ROM：1-PORT
在这里插入图片描述

Next

Next
加载HEX文件

在这里插入图片描述
Next
勾选以下选项后直接finsh即可

（一）代码

data_drive：

module data_drive (
    input			wire						vga_clk,
    input			wire						rst_n,
    input			wire		[ 11:0 ]		addr_h,
    input			wire		[ 11:0 ]		addr_v,
    output			reg		    [ 15:0 ]		rgb_data
);

localparam	black  = 16'd0;

parameter	height = 48; // 图片高度
parameter	width  = 48; // 图片宽度

reg			[ 13:0 ]		rom_address				; // ROM地址
wire		[ 15:0 ]		rom_data				; // 图片数据

wire						flag_enable_out2			; // 图片有效区域
wire						flag_clear_rom_address		; // 地址清零
wire						flag_begin_h			    ; // 图片显示行
wire						flag_begin_v			    ; // 图片显示列


always @( posedge vga_clk or negedge rst_n) begin
    if(!rst_n)begin
        rgb_data = black;
    end
    else if ( flag_enable_out2 ) begin
        rgb_data = rom_data;
    end
    else begin
        rgb_data = black;
    end
end

//ROM地址计数器
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        rom_address <= 0;
    end
    else if ( flag_clear_rom_address ) begin //计数满清零
        rom_address <= 0;
    end
        else if ( flag_enable_out2 ) begin  //在有效区域内+1
        rom_address <= rom_address + 1;
        end
    else begin  //无效区域保持
        rom_address <= rom_address;
    end
end
assign flag_clear_rom_address = rom_address == height * width - 1;
assign flag_begin_h     = addr_h > ( ( 640 - width ) / 2 ) && addr_h < ( ( 640 - width ) / 2 ) + width + 1;
assign flag_begin_v     = addr_v > ( ( 480 - height )/2 ) && addr_v <( ( 480 - height )/2 ) + height + 1;
assign flag_enable_out2 = flag_begin_h && flag_begin_v;

//实例化ROM
rom	rom_inst (
.address    ( rom_address   ),
.clock      ( vga_clk       ),
.q          ( rom_data      )
);
endmodule

vga_display_pic：

module vga_display_pic (
    input			wire					clk,      //系统时钟
    input			wire					rst_n,    //复位
    input			wire	[ 15:0 ]		rgb_data, //16位RGB对应值
    output			wire					vga_clk,  //vga时钟 25M
    output			reg						h_sync,   //行同步信号
    output			reg						v_sync,   //场同步信号
    output			reg		[ 11:0 ]		addr_h,   //行地址
    output			reg		[ 11:0 ]		addr_v,   //列地址
    output			wire	[ 4:0 ]		    rgb_r,    //红基色
    output			wire	[ 5:0 ]			rgb_g,    //绿基色
    output			wire	[ 4:0 ]			rgb_b     //蓝基色
);

// 640 * 480 60HZ
localparam	 H_FRONT = 16; // 行同步前沿信号周期长
localparam	 H_SYNC  = 96; // 行同步信号周期长
localparam	 H_BLACK = 48; // 行同步后沿信号周期长
localparam	 H_ACT   = 640; // 行显示周期长
localparam	 V_FRONT = 11; // 场同步前沿信号周期长
localparam	 V_SYNC  = 2; // 场同步信号周期长
localparam	 V_BLACK = 31; // 场同步后沿信号周期长
localparam	 V_ACT   = 480; // 场显示周期长

localparam	H_TOTAL = H_FRONT + H_SYNC + H_BLACK + H_ACT; // 行周期
localparam	V_TOTAL = V_FRONT + V_SYNC + V_BLACK + V_ACT; // 列周期

reg			[ 11:0 ]			cnt_h			; // 行计数器
reg			[ 11:0 ]			cnt_v			; // 场计数器
reg			[ 15:0 ]			rgb			; // 对应显示颜色值

// 对应计数器开始、结束、计数信号
wire							flag_enable_cnt_h			;
wire							flag_clear_cnt_h			;
wire							flag_enable_cnt_v			;
wire							flag_clear_cnt_v			;
wire							flag_add_cnt_v  			;
wire							valid_area      			;


// 25M时钟
wire							clk_25			;
// 50M时钟
wire							clk_50			;
wire                            locked          ;
//PLL
pll	pll_inst (
	.areset     ( ~rst_n    ),
	.inclk0     ( clk       ),
	.c0         ( clk_50    ), //50M
	.c1         ( clk_25    ), //25M
    .locked     (locked     )
	);
//根据不同分配率选择不同频率时钟
assign vga_clk = clk_25;


// 行计数
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        cnt_h <= 0;
    end
    else if ( flag_enable_cnt_h ) begin
        if ( flag_clear_cnt_h ) begin
            cnt_h <= 0;
        end
        else begin
            cnt_h <= cnt_h + 1;
        end
    end
    else begin
        cnt_h <= 0;
    end
end
assign flag_enable_cnt_h = 1;
assign flag_clear_cnt_h  = cnt_h == H_TOTAL - 1;

// 行同步信号
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        h_sync <= 0;
    end
    else if ( cnt_h == H_SYNC - 1 ) begin // 同步周期时为1
        h_sync <= 1;
    end
        else if ( flag_clear_cnt_h ) begin // 其余为0
        h_sync <= 0;
        end
    else begin
        h_sync <= h_sync;
    end
end

// 场计数
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        cnt_v <= 0;
    end
    else if ( flag_enable_cnt_v ) begin
        if ( flag_clear_cnt_v ) begin
            cnt_v <= 0;
        end
        else if ( flag_add_cnt_v ) begin
            cnt_v <= cnt_v + 1;
        end
        else begin
            cnt_v <= cnt_v;
        end
    end
    else begin
        cnt_v <= 0;
    end
end
assign flag_enable_cnt_v = flag_enable_cnt_h;
assign flag_clear_cnt_v  = cnt_v == V_TOTAL - 1;
assign flag_add_cnt_v    = flag_clear_cnt_h;

// 场同步信号
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        v_sync <= 0;
    end
    else if ( cnt_v == V_SYNC - 1 ) begin
        v_sync <= 1;
    end
        else if ( flag_clear_cnt_v ) begin
        v_sync <= 0;
        end
    else begin
        v_sync <= v_sync;
    end
end

// 对应有效区域行地址 1-640
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        addr_h <= 0;
    end
    else if ( valid_area ) begin
        addr_h <= cnt_h - H_SYNC - H_BLACK + 1;
    end
    else begin
        addr_h <= 0;
    end
end
// 对应有效区域列地址 1-480
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        addr_v <= 0;
    end
    else if ( valid_area ) begin
        addr_v <= cnt_v -V_SYNC - V_BLACK + 1;
    end
    else begin
        addr_v <= 0;
    end
end
// 有效显示区域
assign valid_area = cnt_h >= H_SYNC + H_BLACK && cnt_h <= H_SYNC + H_BLACK + H_ACT && cnt_v >= V_SYNC + V_BLACK && cnt_v <= V_SYNC + V_BLACK + V_ACT;


// 显示颜色
always @( posedge vga_clk or negedge rst_n ) begin
    if ( !rst_n ) begin
        rgb <= 16'h0;
    end
    else if ( valid_area ) begin
        rgb <= rgb_data;
    end
    else begin
        rgb <= 16'b0;
    end
end
assign rgb_r = rgb[ 15:11 ];
assign rgb_g = rgb[ 10:5 ];
assign rgb_b = rgb[ 4:0 ];

endmodule

vga_top：

module vga_top (
    input			wire						clk,
    input			wire						rst_n,
    output			wire						vga_clk,
    output			wire						h_sync,
    output			wire						v_sync,
    output			wire		[ 4:0 ]			rgb_r,
    output			wire		[ 5:0 ]			rgb_g,
    output			wire		[ 4:0 ]			rgb_b
);

wire		[ 11:0 ]		    addr_h              ;
wire		[ 11:0 ]		    addr_v              ;
wire		[ 15:0 ]			rgb_data			;

//模块例化
vga_display_pic (
    .clk        (clk        ),
    .rst_n      (rst_n      ),
    .rgb_data   (rgb_data   ),
    .vga_clk    (vga_clk    ),
    .h_sync     (h_sync     ),
    .v_sync     (v_sync     ),
    .addr_h     (addr_h     ),
    .addr_v     (addr_v     ),
    .rgb_r      (rgb_r      ),
    .rgb_g      (rgb_g      ),
    .rgb_b      (rgb_b      ) 
);

//数据模块
data_drive u_data_drive(
.vga_clk        ( vga_clk   ),
.rst_n          ( rst_n     ),
.addr_h         ( addr_h    ),
.addr_v         ( addr_v    ),
.rgb_data       ( rgb_data  )
);

endmodule