vivado 设置综合synthesis支持system verilog

最新推荐文章于 2024-04-28 04:53:33 发布

Augus qqq

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文章标签： fpga开发

本文链接：https://blog.youkuaiyun.com/m0_48701995/article/details/129638857

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在Vivado中进行代码综合时发现utilization资源利用率低，主要原因是synthesis缺少对SystemVerilog的支持。为解决此问题，需在designsources中将sourcefiles类型设为SystemVerilog，并在synthesis设置的MoreOptions添加指令-sfcu，确保.sv文件被正确综合。执行上述步骤后，LUT资源的使用会得到更新并包含.sv模块。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

在用vivado综合代码时，发现utilization资源利用率很少，查了一下各个模块的LUT使用情况，发现只有.v ，而没有.sv文件。查了下原因主要是synthesis缺少了选项。

1、design sources中右键相关source files的属性选择type为SystemVerilog

2、右键synthesis，选择setting，在More Options选项处加上指令 -sfcu

最后综合后查看LUT资源就会发现把整个.sv的模块也综合进去了。

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