m0_46345246的博客

前边我们已经了解了SystemVerilog中case家族的casex和casez（硅芯思见：【80】casez和casex谁是谁），SystemVerilog会对case语句所有的分支按照选择分支项出现的顺序进行解析，此时的解析过程类似于if...else...结构，因此很多EDA工具（类似综合工具等）会将所有的选择分支项按照析构顺序进行优先级优化，而仿真时可能设计人员期望的case语句结构中所有的选择分支是并行的，这样就有可能导致实际综合出来的电路结构与设计期望的不一致。为此，SystemVerilog