m0_46057302的博客

题解中没有考虑一种情况：若clkb远大于clka，b产生的ack信号只有一个时钟周期，则可能出现a时钟域采集不到ack脉冲信号的情况。分享一个考虑此情况的思路：ack在检测到req的上升沿时取反，不再是单周期的脉冲信号，在clka时钟域对同步后的ack信号进行双边沿检测。用一个数据存储序列，不断移位，然后一直发送某一位。

两种方法，一种是用真值表，一种是用状态机。做一个D触发器，然后两值作为条件判断。

GS为有按键按下，即有0出现，所以对所有位与，然后取反。先写出==，>，<的逻辑，再替换门电路。A==B转换为门电路：~(A^B)A>B转换为门电路：(A^B)&A。A<B转换为门电路：(A^B)&B。慎用casez和casex。

函数定义隐含声明了一个与函数同名的函数内部变量。函数定义通过将函数结果赋值给与函数同名的内部变量，来初始化函数的返回值。换句话说，在函数内部有一个隐含的变量，它的名称是函数的名称，可以在函数内部的表达式中使用。因此，在函数作用域内声明另一个与函数同名的对象是非法的。与D触发器不同，T触发器：当T = 0时，保持，T = 1时，翻转，这里的T就是图中触发器的输入；testbench设想的是子模块使用时序逻辑，然后例化三个比较器，所以结果相对于输入是延两拍；奇检测：输入的数据里有奇数个1就输出1；

通过扎实的理论与实践结合，全面掌握 ZYNQ 开发中的硬件、软件、架构设计方法，为进入工业、通信或汽车行业的研发工作打下坚实基础。《金刚经》第五品：凡所有相，皆是虚妄。若见诸相非相，则见如来。第十品：应无所住，而生其心。

Vivado版本：2020.2Keil MDK版本：μVision V5.41.0.0。

ZYNQ程序FLASH固化

Xilinx Vivado 47DR工程转换为48DR工程

工程需要多个BRAM使得PL与PS通信，在BD中添加了多个Block Memory Generator及对应连接的AXI BRAM Controller。当在Address Editor中修改某个BRAM的大小(Range)时，可能会出现下面两个错误。图1错误1图2错误2。