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如果FPGA没有复位信号，信号初始化方法归纳

在verilog编写中，有时候会遇到在vivado中综合后时序仿真一些中间信号被优化，就会乱码或者信号表现不正常。

报错为：[filemgmt 56-328]在block design子模块中加入新的Ip，就会进行这样的报错。原因：生成ip时选错选项解决方法：在配置完ip后点ok，弹出Generate OutPut Products窗口，不要直接点Generate，在Synthesis Options中选择 Global，再点Generat，即可解决问题。...

1.FIFO_generator_vlog_beh.v文件该文件为创建fifo ip核后生成文件，为FIFO生成的verilog行为模型。用途：异步时钟fifo的行为模型同步时钟fifo的行为模型

最近使用Vivado，之前使用的是Vivado2019，现在突然通知使用Vivado2017，对于新手来说遇到了新问题，就是在Linux中通过命令vivado来启动的话，不知道会启动那个版本。最简便的方法：1.home下的环境变量设置/home/.cshrc使用alias命令：alias 别名 ‘source /home/eda/xilinx/Vivado/2017.4/settings64.csh’2.在命令行执行 source 别名3.命令行直接vivado，就可以启动vivado201