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如果FPGA没有复位信号，信号初始化方法归纳

在verilog编写中，有时候会遇到在vivado中综合后时序仿真一些中间信号被优化，就会乱码或者信号表现不正常。

报错为：[filemgmt 56-328]在block design子模块中加入新的Ip，就会进行这样的报错。原因：生成ip时选错选项解决方法：在配置完ip后点ok，弹出Generate OutPut Products窗口，不要直接点Generate，在Synthesis Options中选择 Global，再点Generat，即可解决问题。...

@定点数乘法此次采用有符号位宽为6bit的输入变量in_a和in_b。其中最高位为符号位，“0”表示正数，“1”表示负数。低5bit表示小数位。所有数据范围均为-1~1之间。一、正数×正数正数乘法可直接运算，去除乘数和被乘数的符号位进行相乘，结果为10bit（如果位数不够，最高位加0），符号位为乘数和被乘数符号位取异或。如图为：0.78125（011001）×0.75（011000）结果位宽为11bit。二、正数×负数1、进行乘法之前，首先将负数转化为正数再进行运算（补码）。方法：负数整个

1、tb文件中收集生成数据（1）a=$fopen(" ***.dat");在指定路径下生成.dat文件，将输出结果输入到该文件中（2） $close(a)关闭该文件，结束写入2、打印函数 $display()打印出功能覆盖率$display(" a = %0.2f %%",cov_inst.get_coverage)①%0.2f表示浮点型，保留小数点后两位,②%%表示百分号③%d表示十进制④.get_coverage表示收集cov_inst覆盖组的覆盖率3.功能覆盖率–条件覆盖率co

最近使用Vivado，之前使用的是Vivado2019，现在突然通知使用Vivado2017，对于新手来说遇到了新问题，就是在Linux中通过命令vivado来启动的话，不知道会启动那个版本。最简便的方法：1.home下的环境变量设置/home/.cshrc使用alias命令：alias 别名 ‘source /home/eda/xilinx/Vivado/2017.4/settings64.csh’2.在命令行执行 source 别名3.命令行直接vivado，就可以启动vivado201

1.数码管静态显示：13，14引脚为位选信号，其他为段选信号缺点：占用引脚多2.数码管动态显示：动态显示即动态扫描，利用人的视觉暂留现象，快速在个位十位切换，动态扫描周期一般小于1/24s。3.原理图共阳极。左上为位选信号，并不直接和数码管相连，而是经过PNP的三极管与数码管相连。4.localparam与parameter区别两个都是定义变量。parameter可用作在顶层模块中例化底层模块时传递参数的接口，localparam的作用域仅仅限于当前module，不能作为参数传递的接口

原因是创建顶层文件时候，默认的顶层文件名称应该是与工程文件保持一致，但是自己设置的工程文件为：key_beep，但是顶层文件设置的是top_key_beep，系统查询不到key_beep的顶层文件，所以报错。解决方法：选择自己创建的顶层文件，右击手动将它设置为顶层文件。再进行编译，就没有问题了。...