染血黑兔的博客

Verilog建模概述结构化描述方式数据流描述方式行为描述方式在HDL的建模中，主要有结构化描述方式、数据流描述方式和行为描述方式，下面分别举例说明三者之间的区别结构化描述方式结构化的建模方式就是通过对电路结构的描述来建模，即通过对器件的调用（ HDL概念称为例化），并使用线网来连接各器件的描述方式。模块例化语句例化的格式为：<设计模块名> <例化电路名> < 端口列表>；// 名关联法xxxx u_xxxx( .a (a1), .b (b1),

基本语法过程语句赋值语句条件语句循环语句任务与函数过程语句在一个模块内部可以有任意多个initial语句和always语句，两者都是从仿真的起始时刻开始执行的， 但是initial语句后面的块语句只执行一次，而always语句则循环地重复执行后面的块语句，直到仿真结束。initialinitial语句后面的块语句只执行一次，格式为：initial begin 语句 1； 语句 2； … 语句 n；endinitial 语句举例：initial begin rst_n =

语言要素基础语法定义数据类型系统任务与系统函数编译向导基础语法定义注释单行注释：以“//”开始倒本行结束，不允许连续多行注释：以“/* ”开始，以“ */”结束。可以跨越多行，但中间不允许嵌套。// ======================================// RTL Body// ======================================/*----------------------------------------------------