VerilogHDL（1）

最新推荐文章于 2025-07-02 15:30:11 发布
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本文介绍了Verilog HDL的功能和语法，包括其在系统级、算法级和寄存器传输级的设计应用。强调了软核和硬核的概念，以及Top-Down设计流程。内容涵盖数据类型、阻塞与非阻塞赋值、时序和组合逻辑、数据选择器、计数器、常量以及避免锁存器的注意事项。

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VerilogHDL功能总述

是一种行为描述和结构描述语言，是对实际电路不同级别的抽象。
系统级：实现设计模块外部性能。
算法级：实现设计算法。
寄存器传输级（RTL-register transfer level）：描述数据在寄存器之间流动，处理流动数据。（明确对应逻辑电路）
逻辑、门级和电路开关级的设计。
对于特大型（千万门级）的系统级设计，则VHDL更优。

  • 概念

软核：Verilog代码和netlist网表（有功能描述但不对应工艺库）。
硬核：带有版图设计。

  • 设计流程Top-Down

Verilog程序-（IC前端）-Netlist-（IC后端）-版图
设计文件-功能仿真-综合-布局布线-投片生成

Verilog语法

区分大小写。

  1. 数据类型：reg/wire
    reg型：寄存器型，有保持功能，需声明。
    wire型：导线型，缺省。
  2. 阻塞/非阻塞赋值：阻塞=，和非阻塞赋值语句<=
    （1）在时序逻辑电路中使用非阻塞赋值<=。
    在块结束后才完成赋值操作。
    （2）在组合逻辑电路中使用阻塞赋值=。
    此变量的值在在赋值语句执行完后就立即改变。
    （3）在assign语句中必须使用**阻塞赋值=**语句。
  • assign语句=
    在这里插入图片描述
    *时序逻辑<=/边沿触发/调用寄存器
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Verilog HDL介绍
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07-17 1085
Verilog HDL（简称 Verilog ）是一种硬件描述语言，用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。Verilog 继承了 C 语言的多种操作符和结构，与另一种硬件描述语言 VHDL 相比，语法不是很严格，代码更加简洁，更容易上手。Verilog 不仅定义了语法，还对语法结构都定义了清晰的仿真语义。因此，Verilog 编写的数字模型就能够使用 Verilog 仿真器进行验证。
verilog hdl
05-08
verilog HDL examples ,基于verilog的非常实用的一些举例链接，可以直接下载
Verilog HDL
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05-17 2387
由于该语言与C语言比较接近，因此在FPGA的学习里面我先选择学习它，在后面如果有时间还需要学习VDHL。而且国内一般用Verilog用的比较多。 它具有一下的描述能力：设计的行为特性、设计的数据流特性、设计的结构组成、包含响应监控和设计验证方面的时延和波形产生机制。 标识符 可以由任意顺序的字母、数字、美元符号和下划线组成，但第一个字符不能是数字或者美元符号，只能是字符或下划线，因为以美元符开始的标识符与系统的保留字冲突。 转义标识符：与C中一致。 空白符：包括空格、制表符、换行和分页符。它们出现在字符串里
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07-02 895
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