Verilog练习二【串行加法器】（附公式推导）

Jakcia

于 2020-04-30 23:04:19 发布

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分类专栏： HDL 文章标签： Verilog 加法器

本文链接：https://blog.youkuaiyun.com/m0_37652453/article/details/105871392

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这篇博客介绍了如何使用Verilog设计串行加法器，通过1位全加器的真值表推导出输出逻辑表达式，并展示2位加法器的代码和综合后的RTL视图。

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串行加法器由多个1位全加器串联构成，如下图所示，每个1位全加器包含3个输入和两个输出，其中c[i]是进位输出。
在这里插入图片描述
根据上图，列出1位全加器的真值表：

根据真值表，写出so和co的最小项逻辑表达式（标准与或式），就是将输出为1的相加
$So=\bar{A} \bar{B}C_i+\bar{A}B\bar{C_i}+A\bar{B}\bar{C_i}+ABC_i$