Verilog练习一【奇数分频器】

练习：实现50%占空比的5分频

//5分频，占空比为50%
module clk_div_5(Clk_in, Rst_n, Clk_out);
	input Clk_in;
	input Rst_n;
	output Clk_out;
	
	reg [2:0] cnt, cnt1;
	reg clk_p, clk_n;
	
	parameter CNT_M =