CVTE线上笔试总结

CVTE是一家公司,我觉得特点就是全国都开有分部,基本一线城市到省会城市都覆盖了。。。

3月18号19:00~20:30

做的是Web后台开发工程师方向

考23道题,前面20道选择题,21,22编程题,23架构设计题

选择题是不定项选择题,考的主要是java一些深一点要掌握的知识,序列化,hashMap<set<String>>等,

还考了数据结构,前序和中序遍历(这个大概是我做得最好的了%>_<%),计算机网络的子网掩码,七层架构,数据链路层等,

编程题(报价单和字符压缩)发现自己的文件读写、字符串匹配等掌握得不够熟练(不翻书不上网查就不会打。。)

最后考了一道架构设计题,学生管理系统,要用分层架构设计,描述出自己的设计,还分析一下优缺点,我表示我不会什么分层架构设计额,

这学期学软件体系结构也没讲这个。。。

总结下来,各种基础没掌握好,编程能力不能脱离书本和搜索引擎,有待复习与练习额。

1. setup time 和 hold time 不满足情况下应该如何解决? 2. 什么叫做亚稳态,如何解决? 3. Verilog中 => 和 = 有什么区别? 4. 画一个D触发器的原理图(门级),并且用verilog gate level表示出来; 5. 用最少的Mos管画出一个与非门; 6. 写一段finite state machine(主要考察coding style);如果触发器的setup time/hold time不满足,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿到来时,数据才能被打入触发器。 在同步系统中,如果触发器的setup time/hold time不满足,就可能产生亚稳态(Metastability),导致采样错误。此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态,在这段时间里Q端毛刺、振荡、固定的某一电压值,而不是等于数据输入端D的值。这段之间成为决断时间(resolution time)。经过resolution time之后Q端将稳定到0或1上,但是究竟是0还是1,这是随机的,与输入没有必然的关系。 只要系统中有异步元件,亚稳态就是无法避免的,因此设计的电路首先要减少亚稳态导致错误的发生,其次要使系统对产生的错误不敏感。前者需要同步来实现,而后者根据不同的设计应用有不同的处理办法 题目是都用英文写的,我用汉字来表达 1, a为输入端,b为输出端,如果a连续输入为1101则b输出为1,否则为0 例如a:0001100110110100100110 b:0000000000100100000000 请画出state machine 2, 请用RTL描述上题state machine 3,library IEEE;
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