2 SV Verification Environment

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转换
RTL功能验证,gate gdsii时序验证
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testcase: 包含激励响应
transactor: 对数据进行处理,比如分读or写
interface是SV特有的
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c
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是从verilog的tb抽象出来,分层次
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表示经过一个cycle,把var_a赋值给din[3]
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router.din是tb的输出信号,不能采集

没有加cb clocking就说明是异步信号
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posedge放在了clocking里面
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二值逻辑bit
interface,testbase,DUT
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