设计规则检查约束（set_max_transition、set_max_capacitance）

最新推荐文章于 2024-03-07 14:45:19 发布

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分类专栏：时序约束与分析学习笔记文章标签： STA

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本文探讨了纳米级别设计中的静态时序分析，重点介绍了CMOS电平转换模型，包括其非平滑输出切换过程。文章还讨论了设计规则约束，如max_transition和max_capacitance，以及如何使用它们来限制转换时间和电容。通过实例展示了如何计算网络电容和转换时间，并提及其他设计规则检查，如max_fanout和max_area。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

《Static timing analysis for nanometer designs_ a practical approach》设计规则检查约束的学习笔记

1 CMOS 电平转换模型

CMOS 充放电可抽象为阻容模型。但在CMOS单元中，由于PMOS上拉晶体管和NMOS下拉晶体管在很短的时间内同时打开，因此输出的充放电波形并不像图RC充放电波形那样平滑。

CMOS 反相器单元内从逻辑-1到逻辑-0的输出切换不同阶段的电流路径：

1 PMOS 和 NMOS 短暂同时闭合，两条电流支路，一条从 Vdd 到 Vss 短路电流。另一条负载电容放电电流。
2 PMOS 打开，NMOS 关闭，电容放电。
3 在输出达到最终状态后，由于电容负载完全放电，没有电流流动。

在这里插入图片描述

2 设计规则约束

两个经常使用的设计规则：max transition 和 max capacitance 。这些规则检查指定设计中的所有端口（Port）和引脚（Pin）满足抓换时间（transition time）和电容的限制。这些限制可以使用

set_max_transition
set_max_capacitance

set_max_transition 0.6 IOBANK   # 限制最大转换时间为 600ps
set_max_capacitance 0.5 [current_design] # current_design所有线网的最大电容设置为0.5pf

3 例子

以下面的模型为例：

在这里插入图片描述

网络上的电容是通过将所有引脚电容加上任何IO负载加上线网上任何互连电容的总和来计算的：

线网N1的总电容 = UBUF1 的引脚电容(pin cap) + UOR2 的引脚电容 + 输出端口的负载电容 + 接线电容(wire/routing cap)
            = 0.05 + 0.03 + 0.07 + 0.02  
            = 0.17 pF    

线网N2的总电容 = UBUF2/A 的引脚电容 + 接线电容(wire/routing cap)
            = 0.03 + 0.04 
            = 0.07 pF

转换时间作为延迟计算的一部分计算(假设UBUF2单元为线性延迟模型)：

引脚 UBUF2/A 的转换时间 =  驱动数2 * 线网N2的总电容  
                        = 2 * 0.07 = 0.14ns = 140ps   
输出端口 OUTP 的转换时间 = 驱动电阻UBUF2/Z * 线网N1的总电容
                         = 1 * 0.17 = 0.17ns = 170ps

还可以为设计指定其他设计规则检查。set_max_fanout(指定设计中所有引脚的fanout限制)，set_max_area(用于设计);然而，这些检查只适用于 synthesis ，而不适用于STA。