VGA Signal Timing

本文详细介绍了VGA和VESA标准下的多种分辨率及其对应的刷新率和像素时钟频率,覆盖了从640x350到1920x1440的常见屏幕尺寸。

VGA Signal Timing

 

640 x 350

640 x 400

640 x 480

720 x 400

768 x 576

800 x 600

1024 x 768

1152 x 864

1280 x 1024

1280 x 800

1280 x 960

1368 x 768

1400 x 1050

1440 x 900

1600 x 1200

1680 x 1050

1792 x 1344

1856 x 1392

1920 x 1200

1920 x 1440

运行top代码时出现以下错误,分析并解决:Error: Node instance "u_rom" instantiates undefined entity "pattern_rom" library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity top is Port ( CLK_50M : in STD_LOGIC; KEY : in STD_LOGIC; -- 复位键 VGA_HS : out STD_LOGIC; VGA_VS : out STD_LOGIC; VGA_R : out STD_LOGIC; VGA_G : out STD_LOGIC; VGA_B : out STD_LOGIC ); end top; architecture Structural of top is -- 完整声明 vga_timing 组件端口 component vga_timing Port ( CLK_50M : in STD_LOGIC; RST : in STD_LOGIC; VGA_HS : out STD_LOGIC; VGA_VS : out STD_LOGIC; H_POS : out INTEGER range 0 to 799; V_POS : out INTEGER range 0 to 524 ); end component; -- 完整声明 display_ctrl 组件端口 component display_ctrl Port ( CLK : in STD_LOGIC; H_POS : in INTEGER; V_POS : in INTEGER; ROM_DATA : in STD_LOGIC_VECTOR(2 downto 0); ROM_ADDR : out STD_LOGIC_VECTOR(14 downto 0); RGB : out STD_LOGIC_VECTOR(2 downto 0) ); end component; -- 完整声明 pattern_rom 组件端口 component pattern_rom PORT ( address : IN STD_LOGIC_VECTOR (14 DOWNTO 0); clock : IN STD_LOGIC; q : OUT STD_LOGIC_VECTOR (2 DOWNTO 0) ); end component; -- 信号声明 signal h_pos : integer range 0 to 799; signal v_pos : integer range 0 to 524; signal rom_addr : STD_LOGIC_VECTOR(14 downto 0); signal rom_data, rgb_out : STD_LOGIC_VECTOR(2 downto 0); begin -- VGA 输出连接 VGA_R <= rgb_out(2); VGA_G <= rgb_out(1); VGA_B <= rgb_out(0); -- VGA 时序生成器实例化 u_timing: vga_timing port map ( CLK_50M => CLK_50M, RST => KEY, VGA_HS => VGA_HS, VGA_VS => VGA_VS, H_POS => h_pos, V_POS => v_pos ); -- 显示控制器实例化 u_display: display_ctrl port map ( CLK => CLK_50M, H_POS => h_pos, V_POS => v_pos, ROM_DATA => rom_data, ROM_ADDR => rom_addr, RGB => rgb_out ); -- 图案 ROM 实例化 u_rom: pattern_rom port map ( address => rom_addr, clock => CLK_50M, q => rom_data ); end Structural;
最新发布
06-29
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值