EEPROM的verilog HDL程序

最新推荐文章于 2025-07-13 09:41:19 发布
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这篇博客介绍了如何用Verilog模拟MCU通过IIC协议与EEPROM交互，详细讨论了程序运行中遇到的文件路径、任务禁用、双向总线异常以及仿真差异等问题，并提供了相应的解决方案，包括文件路径的斜杠问题、任务位置调整、数据线控制错误修复和仿真断点的使用技巧。

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抄了一下《Verilog数字系统设计教程》模拟MCU通过IIC随机读写EEPROM的程序。

程序说明：

本程序用于模拟IIC，对EEPROM采取字节写和字节读的方式进行操作。

协议内容：

1.只有在总线处于“非忙”状态时，数据传输才能开始。在数据传输期间，只要时钟线为高电平，数据线都必须保持稳定，否则数据线上的任何变化都会被当作“启动”或“停止”信号。

2.1总线“非忙”状态：该段内数据线SDA和时钟线SCL都保持高电平；

2.2启动数据传输：当时钟线为高电平时，数据线由高电平变为低电平的下降沿被认为是“启动”信号。只有出现“启动”信号之后，其他的命令才

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Verilog实现IIC协议读写EEPROM
mikusic的博客
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基于IIC通信的EEPROM读/写实验程序： 当按键1按下时，通过IIC总线执行AT24C02的数据写入操作；当按键2按下时，通过IIC总线执行AT24C02的数据读出操作；读写数据的地址一致，当执行读数据操作后，该数据将显示在数码管上。 文件中包括Verilog和VHDL的两种语言的Quartus II程序，请您参考。
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正点原子 eeprom FPGA(verilog)编程
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eeprom 出于积累Verilog编程和调试经验的需求，用这个东西练手 使用的是正点原子领航者zynq的板子 实验环境过于优越了 导致进度慢就会很自责 ，程序一天出来了 。。 写个总结算是对得起我这两天的debug， eeprom 用的是板子上自带的AT24C64 iic时序 先分析下这货的iic时序，后面再说这货的iic读写时序 这里提前说一下，虽然很多设备都叫iic但是iic和iic之间也是有区别的，所以在写时序的时候一般最好还是看一眼手册和你之前用的iic是不是一样的 简单说两句这个图，你生成的S
基于verilog的EEPROM读写
小怪物的博客
08-28 8685
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https://blog.youkuaiyun.com/qq_31764341/article/details/124892541 eeprom 出于积累Verilog编程和调试经验的需求，用这个东西练手 使用的是正点原子领航者zynq的板子 实验环境过于优越了 导致进度慢就会很自责 写个总结算是对得起我这两天的debug， eeprom 用的是板子上自带的AT24C64 inout引脚(sda)描述 因为in 的时候需要把引脚置为高阻态，out 的时候要assign到寄存器 所以有了如下的方式，设置一个使能输出位 sda_en inout iic_sda//定义一个inout r_sdi_shift<={r_sdi_shift[:],io_sdio}; //先接收到的为高位读取数据拼合成一个data assign iic_sda = sda_en ? 1'bz : iic_sdo_reg; //输出 描述都在博文里面，写的有点粗俗，各位凑合着看吧
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FPGA读写EEPROM芯片AT24C02实验Verilog逻辑源码Quartus11.0工程文件, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module iic_com( clk,rst_n, sw1,sw2, scl,sda, dis_data ); input clk; // 50MHz input rst_n; //复位信号，低有效 input sw1,sw2; //按键1、2,(1按下执行写入操作，2按下执行读操作) output scl; // 24C02的时钟端口 inout sda; // 24C02的数据端口 output[7:0] dis_data; //数码管显示的数据 //按键检测 reg sw1_r,sw2_r; //键值锁存寄存器，每20ms检测一次键值 reg[19:0] cnt_20ms; //20ms计数寄存器 always @ (posedge clk or negedge rst_n) begin if(!rst_n) cnt_20ms <= 20'd0; else cnt_20ms <= cnt_20ms+1'b1; //不断计数 end always @ (posedge clk or negedge rst_n) begin if(!rst_n) begin sw1_r <= 1'b1; //键值寄存器复位，没有键盘按下时键值都为1 sw2_r <= 1'b1; end else if(cnt_20ms == 20'hfffff) begin sw1_r <= sw1; //按键1值锁存 sw2_r <= sw2; //按键2值锁存 end end //--------------------------------------------- //分频部分 reg[2:0] cnt; // cnt=0:scl上升沿，cnt=1:scl高电平中间，cnt=2:scl下降沿，cnt=3:scl低电平中间 reg[8:0] cnt_delay; //500循环计数，产生iic所需要的时钟 reg scl_r; //时钟脉冲寄存器 always @ (posedge clk or negedge rst_n) begin if(!rst_n) cnt_delay <= 9'd0; else if(cnt_delay == 9'd499) cnt_delay <= 9'd0; //计数到10us为scl的周期，即100KHz else cnt_delay <= cnt_delay+1'b1; //时钟计数 end always @ (posedge clk or negedge rst_n) begin if(!rst_n) cnt <= 3'd5; else begin case (cnt_delay) 9'd124: cnt <= 3'd1; //cnt=1:scl高电平中间,用于数据采样 9'd249: cnt <= 3'd2; //cnt=2:scl下降沿 9'd374: cnt <= 3'd3; //cnt=3:scl低电平中间,用于数据变化 9'd499: cnt <= 3'd0; //cnt=0:scl上升沿 default: cnt <= 3'd5; endcase end end `define SCL_POS (cnt==3'd0) //cnt=0:scl上升沿 `define SCL_HIG (cnt==3'd1) //cnt=1:scl高电平中间,用于数据采样 `define SCL_NEG (cnt==3'd2) //cnt=2:scl下降沿 `define SCL_LOW (cnt==3'd3) //cnt=3:scl低电平中间,用于数据变化 always @ (posedge clk or negedge rst_n) begin if(!rst_n) scl_r <= 1'b0; else if(cnt==3'd0) scl_r <= 1'b1; //scl信号上升沿
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