PWM模块：边沿对齐PWM和中心对齐PWM

PWM模块：边沿对齐PWM和中心对齐PWM

   当PWM 时基工作在自由运行模式时，模块产生边沿对齐的PWM 信号。给定PWM 通道的输出1. 边沿对齐模式

信号的周期由装入PTPER 的值指定， 其占空比由相应的PDCx 寄存器指定（参见图15-7 ）。假
设占空比非零且立即更新未被使能（ IUE = 0），所有使能的PWM 发生器的输出在PWM 周期开
始（ PTMR = 0）时被驱动为有效。当PTMR 的值与PWM 发生器的占空比值发生匹配时，各
PWM 输出都被驱动为无效。
如果PDCx 寄存器中的值为0，则相应的PWM 引脚的输出在整个PWM 周期内都将为无效。此
外，如果PDCx 寄存器中的值大于PTPER 寄存器中保存的值， 那么PWM 引脚的输出在整个
PWM 周期内都将有效。
如果使能了立即更新（ IUE = 1），则在新值写入任一有效的PDC 寄存器时，新的占空比值即被
装入。

 

2. 边沿对齐模式

    当PWM时基配置为两个向上/向下计数模式（PTMOD<1:0> = 1x）之一时，模块将产生中心对齐的PWM信号。

当占空比寄存器的值与PTMR的值相匹配，并且PWM时基正在向下计数（PTDIR = 1）时，

 

PWM比较输出驱动为有效状态。当PWM时基正在向上计数（PTDIR = 0），且PTMR寄存器中的值与占空比值匹配时，PWM比较输出将驱动为无效状态。

如果特定占空比寄存器中的值为0，则相应PWM引

 

脚的输出在整个PWM周期中都将为无效。此外，如果占空比寄存器中的值大于PTPER寄存器中保存的值，则PWM引脚的输出在整个PWM周期内都将有效.

 

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