一个Vivado错误信息的解决:[Place 30-58] IO placement is infeasible. Number of unplaced terminals (1) is greate

最新推荐文章于 2024-12-08 13:17:34 发布
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#FPGA #VIVADO #自然语言处理 #机器学习

博客作者在使用Vivado2018.2时遇到了'Run Implementation'阶段的错误，经过排查发现是由于编辑错误导致。作者提醒读者在遇到此类问题时注意检查代码细节。

Vivado2018.2下“Run implementation”时，出错：

百思不得其解，后来发现错误原因居然是编辑错误：

特意记录一下。

 

Vivado报错-3 [Place 30-681]Sub-optimal placement VU19P
weixin_39896700的博客
10-18 3717
管脚所在时钟区域X7Y6，这是需要注意，把所有的MMCM高亮，而且19P的MMCM的后缀并不是他所在的区域，这个具体什么意思我还没时间深究，我刚开始也以为是他的区域导致我以为X7Y6没有MMCM，但是后面高亮之后找到了，就是MMCM_X1Y2如下图，该时钟区域里面包含一个MMCM，即MMCM_X1Y6。接着会报出你的路径吗，一个是你的PLL的路径，一个是你的输入的IO的路径。因为工作比较忙，所以后面就写的比较简略了，最基本的操作会在我前面的文章里面有的，大家有疑问可以看看我前面的文章。
Vivad报错-5 [placed 30-675]Sub-optimal placement
weixin_39896700的博客
06-12 1480
Vivad报错 [placed 30-675]Sub-optimal placement for a global clock-capable I0 pin and BUFG pair.
[Place 30-58] IO placement is infeasible. Number of unplaced terminals (1) is greate
一个早起的程序员
05-15 1万+
Vivado 2019编译出现如下错误： 解决方法： 查找约束文件是否信号和顶层文件中的信号名字是否一致，或者其他约束文件错误，总之肯定是约束文件错误引起的。
Vivado [Place 30-574] Poor placement for routing between an IO pin and BUFG 尝试解决
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weixin_43162818的博客
04-21 2万+
场景 Vivado版本： 2016.4 FPGA开发板：NEXYS 4 DDR 所在项目：31条单周期CPU 完整报错信息 [Place 30-574] Poor placement for routing between an IO pin and BUFG. If this sub optimal condition is acceptable for this design, ...
Verilog 常见报错原因和解决方案
2301_80351584的博客
12-08 1023
可能因为设置的循环变量的位宽不够，导致陷入无线循环超出限制，这和程序设计中的溢出类似。可能因为选择的顶层模块的output的位数比可用位数多，可能是因为顶层模块选择错误。解决方法：选择正确的顶层模块（手动），或换用IO更多的硬件。解决方案：给循环变量设置更大位宽。
错误：F13 is an invalid placement site
xzs520xzs的博客
10-02 4353
加上错误中仅仅提示了BUFIO_inst的错误，没有提示BUFG_inst的错误，原语BUFG和BUFIO的功能是一样的，为何不能让代码中的rgmii_rxc_bufio=rgmii_rxc_bufg呢，按照这个思路，将BUFIO_inst模块注释掉，定位到了u_gmii_to_rgmii模块，这个模块是gmii转rgmii接口的，根据提示出现的提示是BUFIO_inst端口类型不匹配。在u_gmii_to_rgmii模块中，用到了原语：BUFG和BUFIO；通过上面的操作，就可以顺利绑定F13引脚了。
vivado执行报错number of unplaced terminals is greater than number of available sites
weixin_44048021的博客
05-23 1350
如图，报错！ 原因是约束文件有错！仔细！更改后再执行就好了。
vivado 开发过程中所遇错误类型一览
weixin_44600457的博客
03-19 7645
Synth 8-4556] 开辟的数组内存空间大小问题。使用的TCL命令如下，修改综合时大小限制。开发过程，开辟如下空间，综合报错。
Vivado2019.1安装包-百度网盘-22G.txt
06-03
Vivado2019.1安装包txt文件-百度网盘-22G 支持win10、 Ubuntu Linux 16.04.5, 18.04.1 LTS (64-bit) 带licence文件，到2050年 安装时选择Vivado HL System Edition 包括：Vivado/Vivado HLS/System Generator/Model ...
UG871--Vivado-HLS中文翻译文档.pdf
01-16
本教程介绍Vivado®高级合成(HLS)。您可以学习使用图形用户界面(GUI)和Tcl环境执行高级综合的主要任务。 本教程展示了如何使用优化指令将初始RTL实现转换为低面积和高吞吐量的实现。 #实验例程 #中文翻译 #UG871，...
Error during bitstream generation
TiH2S
10-01 2512
error in vivado bitstream generation & solution
第十一篇：Placement
EDA技术学习
03-01 2136
Placement is the process of determining the locations of circuit devices on a die surface. It is an important stage in the VLSI design flow, because it affects routability, performance, heat distribution, and to a less extent, power consumption of a design
Vivado报错-2 [place 30-484] The packing of LUTRAM/SRL instance
weixin_39896700的博客
01-05 4267
Vivado报错[place 30-484] The packing of LUTRAM/SRL instance into capable slices could not be
error: xxx.elf uses VFP register arguments
u010453704的博客
03-31 7626
在根据https://wiki.analog.com/resources/fpga/xilinx/kc705/adv7511 的例程进行ZC702 HDMI核的构建和测试（汉语例程参考http://blog.csdn.net/rzjmpb/article/details/50212875#reply）时在编译时遇到一个和硬浮点有关的bug: 解决方法： 1.右键单击工程->pr
vxWorks6.9.4启用SD卡
liuzq的专栏
12-13 1466
  1, bsp中的config.h的#define DRV_STORAGE_SDHC加上。 2，   内核配置中的这3项加上，就可以了。 3， 结果：  
ubuntu16.10安装PyQt5
liuzq的专栏
10-15 4492
１、安装包 $sudo apt-get install python3-pyqt5 # for python3 or $sudo apt-get install python-pyqt5 # for python2２、例子#!/bin/env python3 # -*- coding: utf-8 -*- import sys from
vue报错
gxzSTAR的博客
12-13 1593
vue 前端
Vivado报错 Place 30-675 Sub-optimal for a global clock-capable IO pin
hb_wxz的博客
12-08 8942
文中网址：https://china.xilinx.com/support/answers/66659.html
Place 30-578 Found un-associated IO delay instances in the design. The list of IO delay instances
nature_forest的博客
08-23 2199
Place 30-578 Found un-associated IO delay instances in the design. The list of IO delay instanceswithoutanassociatedIdelayCtrlisasfollows： 如上图所示，我一直报这个错。什么IdelayCtrl ，什么mig,分析了很久，大概是DDR控制器M...
[Place 30-58] IO placement is infeasible. Number of unplaced terminals (2) is greater than number of available sites (0). The following are banks with available pins: IO Group: 1 with : SioStd: LVCMOS18 VCCO = 1.8 Termination: 0 TermDir: In RangeId: 1 has only 0 sites available on device, but needs 2 sites. Term: S_AXI_HP0_FIFO_CTRL_0_rdissuecapen Term: and S_AXI_HP0_FIFO_CTRL_0_wrissuecapen
最新发布
03-13
<think>嗯，用户遇到了FPGA设计中的IO放置不可行的问题，具体是未放置的终端数量超过了可用站点的数量，涉及LVCMOS18和S_AXI_HP0_FIFO_CTRL_0相关的信号。我需要根据提供的引用和知识来给出解决方案。 首先，查看引用[1]，问题可能出在IO组资源不足，特别是LVCMOS18的组可用站点为0，但需要1个。这可能是因为该IO组的电压或驱动设置与其他信号不兼容，导致无法分配。用户需要检查这些信号的电压和驱动设置是否一致，并调整到同一组。 然后引用[3]提到输入端口过多导致资源不足。用户使用了146个input，可能超过了FPGA的IO数量。需要优化设计，减少不必要的端口，或者复用现有端口，比如使用时分复用或串并转换。 接下来，引用[2]提到时钟端口的问题，虽然用户的问题不直接涉及时钟，但布局器错误可能与全局时钟资源有关。需要确认相关控制信号是否误用了全局时钟引脚，如果有，应调整到普通IO。 此外，可能需要手动分配引脚，特别是关键信号如S_AXI_HP0_FIFO_CTRL_0，使用XDC约束文件指定到同一IO组的可用引脚，并确保电压和驱动匹配。同时，检查其他约束是否有冲突，比如位置或电气标准不一致。 最后，如果所有优化后仍然不够，可能需要更换具有更多IO资源的FPGA型号，或者在设计初期进行资源评估，避免资源不足。</think>针对FPGA设计中IO放置不可行的问题，以下是逐步解决方案： ### 一、问题定位 1. **资源冲突分析** - 错误提示显示LVCMOS18组的可用站点为0，但需要1个站点。这表明目标IO组的电压标准、驱动强度等参数与其他信号存在冲突[^1] - 关键信号`S_AXI_HP0_FIFO_CTRL_0_rdissuecapen`和`S_AXI_HP0_FIFO_CTRL_0_wrissuecapen`可能被分配到不兼容的Bank 2. **设计约束检查** 使用Vivado的`Report I/O Ports`功能验证： ```tcl report_io -file io_report.txt ``` 检查信号是否被错误分配到不支持LVCMOS18的Bank ### 二、解决方案 1. **IO组优化** - 将所有LVCMOS18信号的`VCCO`电压统一设置为1.8V - 在XDC约束文件中添加分组约束： ```tcl set_property PACKAGE_PIN "D11" [get_ports S_AXI_HP0_FIFO_CTRL_0_*] set_property IOSTANDARD LVCMOS18 [get_ports S_AXI_HP0_FIFO_CTRL_0_*] ``` 2. **资源复用技术** - 对146个输入信号进行串并转换，例如将8位并行总线改为串行接口，可减少87.5%的IO占用[^3] - 使用时序复用电路： ```verilog module io_mux( input clk, input [7:0] parallel_data, output reg serial_data ); always @(posedge clk) begin serial_data <= parallel_data[cycle_counter]; end endmodule ``` 3. **布局策略调整** - 在Vivado中启用增量布局功能： ```tcl place_design -post_place_opt -incremental ``` - 对关键控制信号添加布局约束： ```tcl set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets S_AXI_HP0_FIFO_CTRL_0*] ``` ### 三、验证流程 1. 运行设计规则检查(DRC) ```tcl validate_design -phys_opt ``` 2. 查看布局后时序报告 ```tcl report_timing_summary -file timing_report.txt ```
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