FPGA开发过程中常见的一些文件后缀

1. 前言

从FPGA的设计，仿真，综合，布局布线，嵌入式开发，烧录固化过程中的一系列文件后缀

2. 设计

• .v 最基本的Verilog设计文件
• .hdl VHDL设计文件

很多主流设计会定义一个.v文件专门用来define一些全局的参数，方便进行移植。

3. 仿真

1. 不同版本的vivado适配的第三方仿真工具和版本都存在差异，可以参考如下博客：
   各个版本Vivado适配的第三方仿真软件
2. 大部分场合使用Modelsim与Vivado进行联合仿真，可以参考博客：
   FPGA学习之路—Vivado与Modelsim联合仿真

3.1 Xcelium parallel simulator

官方文档：Xcelium Parallel Simulator

4. 综合

4.1 Viv