OUT指令时，就进入了I/O端口读写周期

[1]译码电路的输入信号     每当CPU执行IN或者OUT指令时，就进入了I/O端口读写周期，此时首先是端口地址有效，然后是I/O读写控制信号^IOR和^IOW有效，把对端口地址译码而产生的译码信号同^IOR和^IOW结合起来一同控制对I/O端口的读写操作。     但是，PC微机所支持的端口地址数目很多，每次端口操作是针对哪个端口呢？这就要根据对端口地址译码产生的地址选择信号来选中制定的端口，然后由^IOR和^IOW控制其读或者写操作，没有被选中的端口不产生任何动作。      所以说，Ｉ／Ｏ地址译码电路不仅仅与地址信号有关，而且与控制信号有关。因此，Ｉ／Ｏ端口地址译码电路的作用是把地址和控制信号进行逻辑组合，从而产生对接口芯片的选择信号。      由于I／Ｏ地址译码除了地址范围受上述地址分配的限制之外，还要满足其他一些控制条件，所以，译码电路的输入端除了地址信号线之外，还要引入一些控制信号。例如，用ＳＢＨＥ信号控制端口奇偶地址；用^I/OCS16信号控制８位或１６位I/O 端口；用ＡＥＮ信号控制非ＤＭＡ传送以及用^ＩOR和^IOW信号控制对端口的读／写等。为此，在设计地址译码电路时，除了根据２．２节选用I／Ｏ端口地址的原则，精心选择地址范围之外，还要根据ＣＰＵ与Ｉ／Ｏ端口交换数据时的流向（读／写）、数据宽度（8位/1 ６位）以及是否采用奇偶地址和ＤＭＡ传送方式的要求来引入相应的控制信号，参加地址译码。 [2]译码电路的输出信号     译码电路把输入的地址线和控制线经过逻辑组合后，所产生的输出信号线就是１根选中线，低电平有效。即若译码电路的输出线为低，则表示译码有效；若输出线为高，则译码无效。当Ｉ//O地址译码有效，选中一个接口芯片时，这个芯片内部的数据线打开，并与系统总线相连，从而打通了接口电路与系统总线的通路。而其他接口芯片的选中线无效，于是芯片内部呈高阻抗，自然就与系统总线隔离开来，从而关闭了接口电路与系统总线的通路。ＣＰＵ就是这样利用译码电路来选 择与之交换信息的接口电路的。

I/O用地址译码方法

I/O端口地址译码的方法灵活多样，可按地址和控制信号不同的组合去进行译码。一般原则是把地址线分为两部分：一部分是高位地址线与ＣＰＵ的控制信号进行组合，经译码电路产生 I/O接口芯片的片选CS信号，实现系统中的片间寻址；另一部分是低位地址线不参加译码，直接连到Ｉ/O接口芯片，进行I/O接口芯片的片内端口寻址，即寄存器寻址。所以，低位地址线，又称接口电路中的寄存器寻址线。低位地址线的根数决定于接口中寄存器的个数。例如，并行接口芯片８２５５Ａ内部有４个寄存器，就需要２根低位地址线。串行接口芯片８２５ 1Ａ内部只有２个寄存器，就只需１根低位地址线。若从系统的角度来考虑，则低位地址线的根数应由系统中含有寄存器数目最多的接口芯片来决定。

在上表中分配给每个接口芯片的I/O端口地址，在实际使用中，并未全部用完。例如，中断控制器８２５９Ａ只使用了前面２个端口地址，２０Ｈ、２１Ｈ（主片）和Ａ0Ｈ、Ａ1Ｈ（从片）。并行接口芯片８２５５Ａ，只使用了前面４个端口地址，６０Ｈ－６３Ｈ。使用端口地址最多的ＤＭＡ控制器芯片８２３７Ａ，也只用了前面的１６个地址（0－FH）。从表中，可以看到允许用户使用的端口地址是３00Ｈ－31FH。这一段地址是留给用户在开发ＩＢＭ－ＰＣ系列机功能模块（插板）时，使用的端口地址，系统是不会占用它的。除在表中已经分配了的I／Ｏ地址之外，其余的地址均由厂商保留使用

I/O端口地址译码电路设计

译码电路的形式可分为固定式译码和可选式译码，固定式又可分为门电路译码和译码器译码，可选式又可分为比较器和地址开关译码及跳线式可选译码。

[1]固定式端口地址译码     所谓固定式是指接口中用到的端口地址不能更改。目前，接口卡中一般是采用固定式译码。在固定式译码电路中，又分单个端口地址译码和多个端口地址译码两种情况。若仅需一个端口地址，则采用门电路构成译码电路。     例１：使用７４LS20/30/32和７４LS04设计I/O用端口地址为2Ｆ8Ｈ的只读译码电路。     分析：若要产生 ２Ｆ８ Ｈ端口地址，则译码电路的输人地址线就应具有如表 ２．３所示的值     设计：按照表２．３中地址线的值，采用门电路就可以设计出译码电路，如图２．ｌ（a）所示。     图中ＡＥＮ参加译码，它对端口地址译码进行控制，只有当ＡＥＮ＝０时，即不是ＤＭＡ操作时译码才有效；当ＡＥＮ＝ｌ时，即是ＤMA操作时，译码无效。图２．ｌ中，要求ＡＥＮ＝０，是为了避免在ＤＭＡ周期中，由ＤMA控制器对这些以非ＤMA方式传送的Ｉ/O端口执行ＤMA方式的传送。同理可设计出能执行读／写操作的2Ｅ8Ｈ端口地址的译码电路，如图２．（b）所示。 注意：这一过程是通过CPU执行指令 IN AL，DX ；DX=2F8H 来实现。接口电路把CPU执行该指令产生的信号变为选通信号Y，则读出数据经数据总线进入寄存器AL。 　该指令产生的总线信号为：　IOR=0，AEN=0（AEN=0表示CPU控制总线，AEN=1表示DMA控制总线）， 地址信号A9~A0=2F8H（CPU提供16位地址A15~A0，在微机中，只使用A9~A0，当然也可使用全部16位地址）     若接口电路中需使用多个端口地址，则采用译码器译码比较方便。译码器的型号很多，如３－８译码器７４LSｌ３８；４－１６译码器７４LSｌ５４；双２-４译码器７４LSｌ３９、７４LSｌ５５等。     例２：使用７４LSｌ３８设计一个系统板上接口芯片的I/O端口地址译码电路，并已让每个接口芯片内部的端口数目为３２个。     分析：由于系统板上的I/O端口地址分配在000~0FFH范围内，故只使用低８位地址线，这意味着Ａ9和Ａ8两位应赋０值。为了让每个被选中的芯片内部拥有３２个端口，只要留出５根低位地址线不参加译码，其余的高位地址线作为74LS１３８的输人线，参加译码，或作为74LS１３８的控制线与ＡＥＮ一起，控制74LSｌ３８的译码是否有效。由上述分析，可以得到译码电路输入地址线的值，如表２４所示。     对于译码器７４LSｌ３８的分析有两点：一是它的控制信号线Ｇ1、Ｇ2A和Ｇ2B。只有当满足控制信号线Ｇ1＝ｌ，Ｇ2A＝Ｇ2B=0时，７４LS１３８才能进行译码。二是译码的逻辑关系，即输人（Ｃ，Ｂ，Ａ）与输出（Y0~Y7）的对应关系。７４LS１３８输人／输出的逻辑关系，如表２．５所示。     从表 ２．５可知，若满足控制条件，即 Ｇ1接高电平，Ｇ2A和Ｇ2B接低电平，则由输人端 Ｃ、Ｂ人的编码来决定输出：ＣＢＡ二０００，则Y0=0，其他输出端为高电平；ＣＢＡ＝００１，Y1=0，其他输出端为高电平；…；ＣＢＡ二 １１１，Y7=0，其他输出端为高电平。由此可分别产生 ８个译码输出信号（低电平）。若控制条件不满足，则输出全“ｌ”，不产生译码输出信号，即译码无效。     设计：采用７４LSｌ３８译码器，可设计ＰＣ机系统板上的端口地址译码电路，如图２．２所示。图中地址线的高５位参加译码，其中Y05~Y7经译码器，分别产生ＤＭＡＣＳ（８２３７）、INTPCS（８２５９）、T/CCS（８２５３）、PPLCS（８２５５Ａ）的片选信号，而地址线的低５位Y0~ Y4作芯片内部寄存器的访问地址。从７４LSｌ３８译码器的真值表可知，８２３７Ａ的端口地址范围是０００－01ＦＨ，８２５９Ａ的端口地址范围是０２０－０３ＦＨ等等，正好和前面表２．ｌ所列出的端口地址分配表一致。 [2]可选式端口地址译码     如果用户要求接口卡的端口地址能适应不同的地址分配场合，或为系统以后扩充留有余地，则采用开关式端口地址译码。这种译码方式可以通过开关使接口卡的Ｉ／Ｏ端口地址根据要求加以改变而无需改动线路，其电路可由地址开关、译码器、比较器或异或门几种元器件组成。 这种译码方式可通过开关使接口卡的I/O端口地址根据要求加以改变而无需改动线路，其电路结构形式有： 　(1)使用地址开关加比较器 　(2)使用“异或门”+地址开关 　(3)使用跳接开关     例３：设计扩展板上的I／Ｏ端口地址译码电路，要求让扩展板上每个接口芯片的内部端口数目为４个，并且，端口地址可选。例如，选择地址范围为３００Ｈ－３１ ＦＨ。     分析：先讨论构成可选式端口地址译码电路的地址开关、比较器和译码器３个元器件的工作原理，然后根据题目要求进行电路设计。     对于ＤＩＰ开关，有两种状态：合（ＯＮ）和断（ＯFF）。所以，要对这两种状态进行设定，我们设置 ＤＩＰ开关状态为：ＯＮ＝０，OFF＝ｌ。     对于比较器有两点要考虑，一是比较的对象，二是比较的结果。我们采用７４LS54位比较器．把它的Ａ组４根线与地址线连接，B组４根线与ＤＩＰ开关相连，这样就把比较器Ａ组与Ｂ组的比较，转换成了地址线的值与DＩＰ开关状态的比较。74LS85比较器比较的结果有３种：Ａ＞Ｂ，Ａ＜Ｂ，Ａ=Ｂ。我们采用Ａ＝Ｂ的结果，并令当Ａ＝B时，比较器输出高电平。这意味看，当４位地址线的值与4个DIP开关的状态相等时，。比较器输出高电平，否则，输出低电平。     我们又把比较器的 Ａ＝Ｂ输出线连到译码器 ７４LS１３８的控制线G1上，因此，只有当 ４ 位（A6~A9）地址线的值与４个（S0~S3）ＤＩＰ开关的状态逐位相等时，才能使７４LSｌ３８的控制线Ｇ1＝１，才能译码，否则，译码器不能工作。所以，如果改变ＤＩＰ开关的状态，则迫使地址线的值发生改变，才能使两者相等，从而达到利用ＤＩＰ开关来改变地址的目的。     设计：根据上述分析可设计扩展板上I/O 端口地址译码电路，如图２．３所示。从图中可以看到，高位地址线中，A9A8 A7A6的值由ＤＩＰ开关的S3S2S1S0状态决定。由于S3和S2断开S1和S0合上，故使A9=A8=ｌ，A7=A6=０，A5连在７４LSｌ３８的G2A上，故A5=０。A4A3 A2三根地址线作为７４LSｌ３８的输人线，经译码后可产生８个低有效的选择信号．作为扩展板上的接口芯片选择。最后剩下２根低位地址线A1和A0未参加译码，作接口芯片的寄存器选择，以实现每个接口芯片内部拥有４个端口。     例４：采用异或门设计Ｉ/Ｏ 端口地址译码电路。     分析与设计：如果用异或门代替比较器，则可得到图２．４所示的可选式译码电路，它由３片异或门７４LSｌ３６，９位ＤＩＰ开关和译码器７４ｔｈｌ３８组成。７４LSｌ３６芯片内部有４个异或门，其内部逻辑如图2．5所示。在译码电路图２．４中，每个异或门的两个输入端，一个接地址线或控制线，另一个接地址开关。并且将所有异或门的输出端连在一起，再接到７４LS１３８的控制端G1上。要使控制信端G1为“ｌ”，则必须使每个异或门的输出端都为“ｌ＂。     这意味着每个异或门的两个输入信号必须相异，例如图２．４中的ＡＥＮ接在74LS１３６的４端，而74LS136的５端接高电平，所以４ 羰必须为低电平，也就是说ＡＥＮ应为低电平，即非ＤＭＡ周期，译码才有效。同理可知分别连在74LS136的1和２端上的IOR和IOW两个控制信号只能在分开单独读或单独写时，译码才有可能，同时读写或同时都不读写时封锁译码器74LS138，使译码无效。其余各项异或为“1”的条件，由系统地址总统送来的地址码与ＤＩＰ开关状态来决定，当地址码和ＤＩＰ开关状态相异时，结果为“ｌ”。若改变ＤＩＰ的开关状态，也就改变了地址。按图２．４中所设的开关状态，该译码电路输入地址的值，如表２.6所示。其地址范围是７１０H－７１７Ｈ。