做项目中碰到的奇怪问题

1.jedis连接问题 

因为现在用的是windows版本的服务器(...),所以用的是非官方提供的windows版本的redis,然后它经常出各种奇怪的错误。譬如今天早上,我在服务器上跑了两个项目,大家公用一个redis,一个项目的jedis没有问题,可以成功插入值;另外一个项目死活没有反应,也不报错。然后开始怀疑是连接池的问题,但是调了一个小时的bug,重启了项目和redis之后,竟然又可以了....

然后总结一下:没报错的原因有:try-catch后没有把错误输出到控制台;jedis连接池不够也不会报错。

如果是连接池不够的原因,有可能是因为使用的时候产生异常,导致没有释放连接(如果是正常使用的话是会释放的),然后导致了后来的连接不够而产生没有响应的效果。

后续:的确是连接不够的问题,把连接数增加了之后情况改善了。

 

2.encoding引发的问题

这个也不算奇怪的问题,但是encoding没考虑设置全就会出现很多坑。今天用mybatis的模糊查询,在数据库中可以找到结果,但放到程序中跑就找不到。后来发现是在配置连接数据库的条件下要设置encoding=utf-8,不然对中文查找不出来。

spring.datasource.url=jdbc:mysql://localhost:3306/ac_db?serverTimezone=GMT&allowMultiQueries=true&useSSL=false&characterEncoding=utf-8

昨晚也遇到了这样的事情,存进服务器数据库的中文都是问号,原来是要把mysql默认的my.ini字符编码改成utf-8才行(改两个地方)。

3.把项目从wndows拉到linux下编辑的路径问题

简易版tomcat里面,在idea中,从静态路径读取,结果发现读取不到明明存在的文件。后来发现,为了适应windows中的路径,我把得到的整体路径给substring了一下,结果导致在linux中这样得到的路径少了个/,导致路径错误。= = 

内容概要:本文详细介绍了基于FPGA的144输出通道可切换电压源系统的设计与实现,涵盖系统总体架构、FPGA硬件设计、上位机软件设计以及系统集成方案。系统由上位机控制软件(PC端)、FPGA控制核心和高压输出模块(144通道)三部分组成。FPGA硬件设计部分详细描述了Verilog代码实现,包括PWM生成模块、UART通信模块和温度监控模块。硬件设计说明中提及了FPGA选型、PWM生成方式、通信接口、高压输出模块和保护电路的设计要点。上位机软件采用Python编写,实现了设备连接、命令发送、序列控制等功能,并提供了一个图形用户界面(GUI)用于方便的操作和配置。 适合人群:具备一定硬件设计和编程基础的电子工程师、FPGA开发者及科研人员。 使用场景及目标:①适用于需要精确控制多通道电压输出的实验环境或工业应用场景;②帮助用户理解和掌握FPGA在复杂控制系统中的应用,包括PWM控制、UART通信及多通道信号处理;③为研究人员提供一个可扩展的平台,用于测试和验证不同的电压源控制算法和策略。 阅读建议:由于涉及硬件和软件两方面的内容,建议读者先熟悉FPGA基础知识和Verilog语言,同具备一定的Python编程经验。在阅读过程中,应结合硬件电路图和代码注释,逐步理解系统的各个组成部分及其相互关系。此外,实际动手搭建和调试该系统将有助于加深对整个设计的理解。
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