Leo_9824的博客

1、背景\quad资源、速度、功耗是FPGA设计中的三大关键因素。温度与功耗成正相关性，功耗大必然会导致温度高，高温最常见的问题是系统重启，温度高对FPGA内部的时序不利，导致可靠性下降。2、功耗分类1）芯片静态功耗\quadFPGA在上电后还未配置时，主要由晶体管的泄露电流所消耗的功耗；2）设计静态功耗\quad当FPGA配置完成后，当设计还未启动时，需要维持I/O的静态电流，时钟管理和其它部分电路的静态功耗；3）设计动态功耗\quadFPGA内设计正常启动后，设计的功耗；这部分功耗的多少

1、CDC定义与分类\quadCDC 是 Clock Domain Crossing 的简称， CDC 时序路径指的是起点和终点由不同时钟驱动的路径。在电路设计中对这些跨时钟域路径往往需要进行特别的处理来避免亚稳态的产生，例如使用简单同步器、 握手电路或是 FIFO 来隔离。2、CDC设计与约束2.1、简单的同步器\quadASYNC_REG约束，把用作简单同步器的多个寄存器放入同一个SLICE，以降低走线延时的不一致和不确定。\quad约束命令如下：\quadset_property ASYN

1、XDC\quadXDC本质上是tcl语言1） 顺序很重要\quad约束是一条一条执行的，后面输入的约束在有冲突的情况下会覆盖之前的约束（时序例外除外，由优先级决定）2） 时钟域\quad没有声明的情况下认为所有时钟都是同步的。没有时序例外的情况下分析每条跨时钟路径3） 约束\quad时钟约束、I/O约束、时序例外约束2、时钟约束\quadcreate_clock –name clk1 –period 4 [get_ports CKP1]\quadcreate_generate

1、好的代码风格1）代码要跟器件结构相关2）避免异步复位，异步复位同步化，全局复位局部化3）层次的边界要加流水寄存\quad例如：BRAM中有两级register，第一级在内部，第二级在外部slice里的寄器。不同功能模块内部的寄存器要求的速度也不一样，不同位置的寄存器速度不一样。如ILOGIC中的寄存器对setup要求最高（寄存器最慢），OLOGIC中的寄存器对setup的要求最低（寄存器最快）。Slice中的寄存器速度最快，所以经常在mem，clock模块输出端增加一个slice的registe

\quad共享控制信号这一点充分体现了设计必须考虑到用于底层实现的芯片结构的重要性。在 Xilinx 的芯片上，时钟、置位/复位和时钟使能等信号通称为 Control Set，进入同一个 SLICE 的 Control Set 必须统一。换句话说，不同 Control Set 控制下的 FFs 不能被 Vivado 放进同一个 SLICE。\quad为了提升 SLICE 的利用率，获得更高效的布局方案，提升时序性能，我们必须控制一个设计中 Control Set 的总数，尽量共享控制信号。具体做法包括：