vc707 MicroBlaze UART 实验

lcydusk

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分类专栏： FPGA 文章标签： fpga开发

于 2018-07-09 16:11:56 首次发布

本文链接：https://blog.youkuaiyun.com/lcydusk/article/details/80970097

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本实验通过搭建基于UART模块的嵌入式系统，实现从硬件发送log信息至PC机的功能。主要内容包括：创建Block图，自动配置时钟及复位等资源，添加Uartlite IP核并设置参数，自动生成布局及约束文件，最终生成并导出bitstream文件。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

本实验和上一个helloworld不同之处在于使用UART模块，连接至硬件并发送log信息到PC机，以下只描述工程的不同之处。

新建一个工程，创建Block 图，搭建MCU的最小系统。

点击 Run Block Automation，配置完成后点击OK，将自动生成时钟、复位、存储以及调试口等资源。

点击Regenerate Layout，重新布局

添加Uartlite IP 核，保留默认配置，波特率9600，无校验。

IP核添加并配置完毕，同样利用工具自动连接。点击Run Connection Automation，选中所有可连接选项。重新布局后嵌入式硬件系统结构如下：

右键Block 模块名称“system_uart”，选择Create HDL wrapper

然后选择Validate Design，验证无问题后设置约束文件：

set_property PACKAGE_PIN E19 [get_ports sys_diff_clock_clk_p]
set_property IOSTANDARD LVDS [get_ports sys_diff_clock_clk_p]
set_property PACKAGE_PIN E18 [get_ports sys_diff_clock_clk_n]
set_property IOSTANDARD LVDS [get_ports sys_diff_clock_clk_n]
set_property PACKAGE_PIN AV40 [get_ports reset]
set_property IOSTANDARD LVCMOS18 [get_ports reset]
set_property PACKAGE_PIN AU36 [get_ports rs232_uart_rxd]
set_property IOSTANDARD LVCMOS18 [get_ports rs232_uart_rxd]
set_property PACKAGE_PIN AU33 [get_ports rs232_uart_txd]
set_property IOSTANDARD LVCOM18 [get_ports rs232_uart_txd]

选择Generate Bitstream，等待生成工程文件。

选择file -> export -> export hardware ，勾选包括bitstream 文件。

然后选择file -> launch SDK，同样创建一个helloworld的工程。

相同内容参考上一实验，不在赘述。

运行效果如下：