Verilog数组赋值

一、数组基础

Verilog是一个使用数组的强大语言。数组可以在Verilog中定义为一组具有相同数据类型的元素，每个元素都有一个唯一的索引。我们用以下方式声明一个简单的数组。

    reg [7:0] my_array [0:3];

在上面的例子中，数组名为my_array，其中包含了4个元素，每个元素都是8位的。数组索引从0到3，所以可以通过以下方式访问每个元素：my_array[0], my_array[1], my_array[2], 和 my_array[3]。

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二、数组赋值

可以通过以下几种方式为数组赋值：

1. 声明时初始化

    reg [7:0] my_array [0:3] = '{8'h11, 8'h22, 8'h33, 8'h44};

在数组声明时，我们可以在花括号内用逗号分隔的值列表来初始化数组元素。在上面的例子中，数组的第一个元素是8'h11，第二个元素是8'h22，以此类推。

2. 按索引赋值

    my_array[1] = 8'hAA;

可以通过使用数组索引来单独为数组元素赋值，如上所示。

3. 循环赋值

    integer i;
    always @(*) begin
        for (i=0; i<4; i=