<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[ktd007的专栏]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/ktd007</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; ktd007]]></copyright><item><title><![CDATA[Vivado启动脚本功能配置备忘录]]></title><link>https://blog.youkuaiyun.com/ktd007/article/details/166488643</link><guid>https://blog.youkuaiyun.com/ktd007/article/details/166488643</guid><author>ktd007</author><pubDate>Wed, 23 Sep 2026 17:30:26 +0800</pubDate><description><![CDATA[在vivado的安装目录下新建一个Vivado_init.tcl文件（新建一个记事本，命名为Vivado_init.tcl。## 禁用自动刷新 JTAG，防止 JATG 线缆连接时 FPGA 无法从 FLASH 启动。## 设置编译时使用的线程数量。]]></description><category></category></item><item><title><![CDATA[Keysight N9020A和E4433B频率校准流程]]></title><link>https://blog.youkuaiyun.com/ktd007/article/details/166362712</link><guid>https://blog.youkuaiyun.com/ktd007/article/details/166362712</guid><author>ktd007</author><pubDate>Tue, 22 Sep 2026 15:07:23 +0800</pubDate><description><![CDATA[本文介绍使用GPSDO作为基准源，对N9020A频谱仪和E4433B信号源进行频率校准的完整流程。通过GPSDO提供稳定10MHz信号，经衰减器与转接头接入频谱仪，设置中心频率10MHz、50Hz span，利用mark count功能精确读取频率，微调N9020A的TimebaseDAC至接近10MHz（精度达mHz级）。随后以1GHz单音信号校准信号源，通过RefOscFine细调并保存设置，实现双设备高精度频率同步，校准结果可达mHz级别。]]></description><category></category></item><item><title><![CDATA[复旦微开发环境搭建流程备忘录]]></title><link>https://blog.youkuaiyun.com/ktd007/article/details/165878194</link><guid>https://blog.youkuaiyun.com/ktd007/article/details/165878194</guid><author>ktd007</author><pubDate>Fri, 18 Sep 2026 17:16:58 +0800</pubDate><description><![CDATA[本文介绍了基于Vivado 2018.3与复旦微补丁包（20260730_5.4.0.2_hardlink_test.rar）的开发环境搭建流程，包括路径设置、脚本配置、IP缓存关闭、补丁加载及hardlink生成。通过TCL脚本实现自动补丁复制与环境初始化，并创建专用快捷方式，最终成功集成复旦微FPGA器件支持，确保开发环境可用性。]]></description><category></category></item><item><title><![CDATA[ADALM PLUTO SDR 固件升级备忘录]]></title><link>https://blog.youkuaiyun.com/ktd007/article/details/159762828</link><guid>https://blog.youkuaiyun.com/ktd007/article/details/159762828</guid><author>ktd007</author><pubDate>Thu, 02 Apr 2026 15:24:38 +0800</pubDate><description><![CDATA[ADALM-PLUTO SDR固件升级指南：1)插入设备并检查info.html中的固件版本；2)从GitHub下载最新固件包(v0.39)；3)将pluto.frm文件复制到设备盘中；4)安全弹出设备开始升级(指示灯闪烁约3-4分钟)；5)升级完成后可修改为AD9363模式：通过SSH连接(IP:192.168.2.1)，使用root/analog登录，执行fw_setenv命令设置兼容性参数为&quot;ad9363&quot;。注意升级过程中切勿断电。]]></description><category></category></item><item><title><![CDATA[Eclipse下的一些快捷键备忘录]]></title><link>https://blog.youkuaiyun.com/ktd007/article/details/151264248</link><guid>https://blog.youkuaiyun.com/ktd007/article/details/151264248</guid><author>ktd007</author><pubDate>Sat, 06 Sep 2025 22:57:41 +0800</pubDate><description><![CDATA[将其绑定的快捷键更改为不与其他功能冲突的组合键，例如。取消注释再按一次ctrl + /2、复制当前行到下一行。打开 Eclipse。]]></description><category></category></item><item><title><![CDATA[Vivado将固件烧入外部FLASH步骤]]></title><link>https://blog.youkuaiyun.com/ktd007/article/details/149473165</link><guid>https://blog.youkuaiyun.com/ktd007/article/details/149473165</guid><author>ktd007</author><pubDate>Sun, 20 Jul 2025 00:25:42 +0800</pubDate><description><![CDATA[xilinx FPGA烧录程序]]></description><category></category></item><item><title><![CDATA[ADI ADRV902x的射频模拟信号输入输出端口的巴伦匹配]]></title><link>https://blog.youkuaiyun.com/ktd007/article/details/147857738</link><guid>https://blog.youkuaiyun.com/ktd007/article/details/147857738</guid><author>ktd007</author><pubDate>Sat, 10 May 2025 19:43:04 +0800</pubDate><description><![CDATA[ADRV902x系列的RX和ORX端口具有100Ω差分输入阻抗，而TX端口具有50Ω差分输出阻抗。由于射频系统通常采用50Ω单端走线，因此需要使用巴伦进行差分与单端信号之间的转换。巴伦作为平衡-非平衡转换器，确保信号在转换过程中保持180°相位差和相同信号摆幅，同时实现阻抗匹配，以最小化信号反射和失真，提高信号传输效率。对于ADRV902x，RX和ORX端口需使用1:2巴伦进行50Ω单端到100Ω差分的转换，而TX端口则需使用1:1巴伦进行50Ω差分到50Ω单端的转换。使用错误的巴伦会导致信号失衡、反射增加]]></description><category></category></item><item><title><![CDATA[常用电阻阻值表E24(5%)和E96（1%）]]></title><link>https://blog.youkuaiyun.com/ktd007/article/details/147834838</link><guid>https://blog.youkuaiyun.com/ktd007/article/details/147834838</guid><author>ktd007</author><pubDate>Fri, 09 May 2025 18:25:23 +0800</pubDate><description><![CDATA[美国电子工业协会制定了一系列标准电阻值系统，用Exxx表示，其中E24和E96是常用标准，精度分别为5%和1%。E192则提供更高精度的电阻，精度可达0.5%、0.25%和0.1%，适用于高精密需求。其他如E3、E6和E12由于精度较低或不常用，已逐渐被淘汰或较少使用。这些标准电阻值系统为电子元件的设计和生产提供了统一的参考。]]></description><category></category></item><item><title><![CDATA[`timescale 1ns/1ps的意义]]></title><link>https://blog.youkuaiyun.com/ktd007/article/details/147815821</link><guid>https://blog.youkuaiyun.com/ktd007/article/details/147815821</guid><author>ktd007</author><pubDate>Fri, 09 May 2025 11:57:30 +0800</pubDate><description><![CDATA[2]1ps是仿真的计算精度，也就是仿真后的结果图上能呈现的最小颗粒度是1ps，颗粒度越小，仿真计算的过程越漫长，所以大型仿真计算最好根据实际情况调整这个值，以提高仿真速度。1ps其实是非常小的结果，1ps对应的频率是1THz，如下图的时间轴。而FPGA内部的逻辑通常也就是在500MHz（局部）以内的，大多数仿真不需要这么高的精度，尤其是做功能仿真的时候。[1]#1 = 1ns，代码中的#10 reset = 0;1、`timescale 1ns/1ps只作用于软件仿真，不参与实际的编译。]]></description><category></category></item><item><title><![CDATA[DC-DC降压型开关电源（Buck Converter）设计中，开关频率（f sw​ ）、滤波电感（L）和滤波电容（C out​ ）的关系和取舍]]></title><link>https://blog.youkuaiyun.com/ktd007/article/details/147739397</link><guid>https://blog.youkuaiyun.com/ktd007/article/details/147739397</guid><author>ktd007</author><pubDate>Tue, 06 May 2025 15:36:54 +0800</pubDate><description><![CDATA[计算Cout​：50mV=0.6⋅(0.005+8⋅500×103⋅Cout​1​)⇒Cout​≥10μF实际选22 μF/6.3 V陶瓷电容。【3】ESR值（等效串联电阻，也就是电容的内阻，包括电容内部材料、结构和工艺引起，包括电极、电解液（电解电容）、引线等的电阻总和。​​步骤2​​：设ΔIL​=30%⋅Iout​=0.6A，计算L：L=500×103⋅0.6(12−5)⋅5/12​≈1.62μH。​​需求​​：Vin​=12V, Vout​=5V, Iout​=2A, ΔVout​<50mV。]]></description><category></category></item><item><title><![CDATA[Xilinx MultiBoot中BITSTREAM.CONFIG.TIMER_CFG参数定义说明]]></title><link>https://blog.youkuaiyun.com/ktd007/article/details/144892740</link><guid>https://blog.youkuaiyun.com/ktd007/article/details/144892740</guid><author>ktd007</author><pubDate>Thu, 02 Jan 2025 19:05:44 +0800</pubDate><description><![CDATA[Watchdog的驱动时钟源自FPGA内部时钟CFGMCLK，正常情况下是65MHz，再通过一个256分频器提供给watchdog使用，该时钟周期约等于4us。TIMER_CFG对应的是TIMER_VALUE。]]></description><category></category></item><item><title><![CDATA[Xilinx FPGA内部资源组成和说明汇总]]></title><link>https://blog.youkuaiyun.com/ktd007/article/details/144098793</link><guid>https://blog.youkuaiyun.com/ktd007/article/details/144098793</guid><author>ktd007</author><pubDate>Thu, 28 Nov 2024 02:22:08 +0800</pubDate><description><![CDATA[FPGA（Field Programmable Gate Array）可编程逻辑阵列。除了上述基本组成单元，还有通过上述单元组合而成的可编程逻辑块。]]></description><category></category></item><item><title><![CDATA[Ubuntu16.04系统搭建Petalinux2018.3开发环境备忘录]]></title><link>https://blog.youkuaiyun.com/ktd007/article/details/143276724</link><guid>https://blog.youkuaiyun.com/ktd007/article/details/143276724</guid><author>ktd007</author><pubDate>Sun, 27 Oct 2024 23:26:07 +0800</pubDate><description><![CDATA[将原来的默认的源地址替换为阿里源。]]></description><category></category></item><item><title><![CDATA[GPON、XG-PON和XGS-PON的区别]]></title><link>https://blog.youkuaiyun.com/ktd007/article/details/143188966</link><guid>https://blog.youkuaiyun.com/ktd007/article/details/143188966</guid><author>ktd007</author><pubDate>Wed, 23 Oct 2024 17:11:52 +0800</pubDate><description><![CDATA[GPON、XG-PON和XGS-PON的区别]]></description><category></category></item><item><title><![CDATA[Vivado综合过程中莫名报错的解决办法]]></title><link>https://blog.youkuaiyun.com/ktd007/article/details/143026794</link><guid>https://blog.youkuaiyun.com/ktd007/article/details/143026794</guid><author>ktd007</author><pubDate>Thu, 17 Oct 2024 19:47:35 +0800</pubDate><description><![CDATA[【1】将最顶层的文件disable掉，等软件自动选取了一个文件作为新的顶层后开始新的综合此时应该能正常完成综合。Vivado爱抽风是出了名的，比如一个曾经正常编译的工程莫名其妙综合失败，也找不到任何错误信息。【2】重新enable原来的顶层文件，开始编译，你会发现工程已经能够正常编译了。此方法不确定是否都能奏效，但值得尝试。]]></description><category></category></item><item><title><![CDATA[Xilinx Vitis IDE启动时失去响应的解决办法]]></title><link>https://blog.youkuaiyun.com/ktd007/article/details/142691092</link><guid>https://blog.youkuaiyun.com/ktd007/article/details/142691092</guid><author>ktd007</author><pubDate>Thu, 03 Oct 2024 13:15:12 +0800</pubDate><description><![CDATA[在启动Xilinx Vitis IDE时，有时候会遇到卡死的情况，无论是直接启动还是从Vivado的菜单中启动都一样。找到：自己的安装路径\Xilinx\Vitis\2023.1\bin目录下的vitis.bat文件，使用文本编辑器打开后，找到如下图的位置，添加。接着重启软件就可以正常打开了。]]></description><category></category></item><item><title><![CDATA[JESD204B参数说明与计算]]></title><link>https://blog.youkuaiyun.com/ktd007/article/details/139024368</link><guid>https://blog.youkuaiyun.com/ktd007/article/details/139024368</guid><author>ktd007</author><pubDate>Sat, 18 May 2024 15:01:44 +0800</pubDate><description><![CDATA[【3】JESD204B一般使用8b/10b的信道编码，因此每条JESD通道传输的实际速率是3932.16 / 8 * 10 = 4915.2Mbps。【2】采用2条JESD通道进行传输，每通道需要传输7864.32Mbps / 2 =  3932.16Mbps。【2】因为采用I/Q采样，每个T/R通道包含2组ADC/DAC，因此。【3】一般JESD的每一个子帧只传输一个采样点的数据，因此。【5】一般JESD的多帧包含32个子帧，因此。【1】因为使用2条JESD通道，【4】一个子帧中包含的数据字节数。]]></description><category></category></item><item><title><![CDATA[Vivado重新修改编译后更新Vitis IDE开发环境的方法]]></title><link>https://blog.youkuaiyun.com/ktd007/article/details/135824747</link><guid>https://blog.youkuaiyun.com/ktd007/article/details/135824747</guid><author>ktd007</author><pubDate>Wed, 24 Jan 2024 16:03:54 +0800</pubDate><description><![CDATA[【2】在Vitis IDE中选中platform右键点击，选择update hardware specification。【1】Vivado中代码重新编译后，重新进行export hardware操作，生成新的xsa文件。platform就更新好了，然后重新编译application就可以了。然后选择更新后的xsa文件，点OK。]]></description><category></category></item><item><title><![CDATA[Xilinx MicroBlaze 告警提示解决方案]]></title><link>https://blog.youkuaiyun.com/ktd007/article/details/135766600</link><guid>https://blog.youkuaiyun.com/ktd007/article/details/135766600</guid><author>ktd007</author><pubDate>Tue, 23 Jan 2024 11:06:59 +0800</pubDate><description><![CDATA[解决：创建一个输出型的Port，连接到MicroBlaze的Clock上，如下图选择S_AXI_CLK。]]></description><category></category></item><item><title><![CDATA[Xilinx FPGA 7Series Device IDCODE List]]></title><link>https://blog.youkuaiyun.com/ktd007/article/details/131463594</link><guid>https://blog.youkuaiyun.com/ktd007/article/details/131463594</guid><author>ktd007</author><pubDate>Thu, 29 Jun 2023 20:10:42 +0800</pubDate><description><![CDATA[UG470 Page10 Table 1-1]]></description><category></category></item></channel></rss>