[RK3399][Android7.1] Audio中的MCLK时钟小结

最新推荐文章于 2025-06-27 09:03:48 发布

KrisFei

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分类专栏：子类__Audio -----Rockchip------ RK3399 文章标签： mclk is2 audio runtime pm domain

本文链接：https://blog.youkuaiyun.com/kris_fei/article/details/83310535

本文介绍了基于RK3399平台、Android 7.1系统的音频处理，重点关注MCLK（主时钟）在音频I2S中的作用。MCLK是采样频率的256倍或384倍，对音频数据传输至关重要。内容涉及MCLK在电源管理域的配置、时钟设置和启用流程。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

Platform: RK3399
OS: Android 7.1
Kernel: v4.4.83

引用：

I2S有3个主要信号：
1、串行时钟SCLK，也叫位时钟BCLK，即对应数字音频的每一位数据，SCLK有1个脉冲。SCLK的频率=2×采样频率×采样位数。
2、帧时钟LRCK，用于切换左右声道的数据。LRCK为“0”表示正在传输的是左声道的数据，为“1”则表示正在传输的是右声道的数据。LRCK的频率等于采样频率。
3、串行数据SDATA，就是用二进制补码表示的音频数据。
系统需要另外传输一个信号MCLK，称为主时钟，也叫系统时钟（Sys Clock），是采样频率的256倍或384倍。

Power Domain:

audio codec的clk被关联到power domains中管理。
rk3399.dtsi:

i2s0: i2s@ff880000 {
	//......
	clock-names = "i2s_clk", "i2s_hclk";
	clocks = <&cru SCLK_I2S0_8CH>, <&cru HCLK_I2S0_8CH>;
	power-domains = <&power RK3399_PD_SDIOAUDIO>;
};

Power Domain对于RK3399_PD_SDIOAUDIO的定义：

pmu: power-management@ff310000 {
	compatible = "rockchip,rk3399-pmu", "syscon", "simple-mfd";
	reg = <0x0 0xff310000 0x0 0x1000>;
	pd_sdioaudio@RK3399_PD_SDIOAUDIO {
		reg = <RK3399_PD_SDIOAUDIO>;
		clocks = <&