10、FPGA设计工具与VHDL语言详解

FPGA设计工具与VHDL语言详解

1. FPGA设计工具的布局规划与性能分析

1.1 Quartus布局规划

在Quartus中，可通过点击第四个快捷按钮（即“Chip Planner”）或选择“Tool → Chip Planner”来验证设计结果，从而获得芯片布局的详细视图，如图2.31所示。
操作步骤如下：
1. 使用“Zoom in”按钮（即“±”放大镜），将视图放大到LAB和M10K以不同颜色高亮显示的区域。未使用的ALM LAB为浅蓝色，未使用的内存为浅绿色，DSP块为品红色，已使用的块颜色较深，例如URISC使用的ALM LAB为深蓝色，M10K块为深绿色。
2. 点击左侧菜单中的“Bird’s Eye View”按钮，会弹出一个额外的窗口。
3. 选择M10K块，然后多次按下“Generate Fan - In Connections”或“Generate Fan - Out Connections”按钮，将显示更多的连接。

1.2 Vivado布局规划

在Vivado中，可验证设计中使用的资源（如CLB、块RAM或乘法器）及其具体位置。通常在完全编译后，设备布局图会自动打开；若未打开，可选择“Implementation → Implemented Design → Report Utilization”来打开。
操作步骤如下：
使用“±”放大镜可获得芯片布局的详细视图，如图2.32所示。

1.3 时序估计和性能分析

过去，Altera的Quartus和Xilinx的ISE软件只有面积或速度两个时序优化目标。但随着设备密度的增加和