cadence学习笔记之生成网表错误

{ Using PSTWRITER 17.0.0 d001Oct-11-2015 at 18:19:34 }


#1 ERROR(ORCAP-36071): Illegal character " Forward Slash(/)" found in "PCB Footprint" property for component instance R4: SCHEMATIC1, ele_model_calculate (5.50, 3.60) .
#2 ERROR(ORCAP-36071): Illegal character "Forward Slash(/)" found in "PCB Footprint" property for component instance R3: SCHEMATIC1, ele_model_calculate (3.80, 3.60) .
#3 ERROR(ORCAP-36071): Illegal character  "Dot(.)" found in "PCB Footprint" property for component instance J2: SCHEMATIC1, ele_model_calculate (6.30, 2.50) .
#4 ERROR(ORCAP-36071): Illegal character "Dot(.)" found in "PCB Footprint" property for component instance J1: SCHEMATIC1, ele_model_calculate (6.70, 1.10) .
#5 INFO(ORCAP-36107):  PCB Editor does not support Dots(.), Forward Slash(/) and White space in footprint names. The supported characters include Alphabets, Numerics, Underscore(_) and Hyphen(-).


#6 ERROR(ORCAP-36018): Aborting Netlisting... Please correct the above errors and retry.


在生成网表时出现了错误  而我发现出现的错误提示大多雷同,所以都打开log看了看如上;这样就简单明了了 就是封装有不合规字符  NND 容易吗我

大家好好学习哈  接触一个新的事物,在第3个月后你就可以玩弄自如撒。

<think>好的,用户想查找关于Cadence 17.4的文件使用教程和下载资源。首先,我需要确认用户提到的文件在Cadence中的具体应用场景。根据提供的引用内容,尤其是引用[4]提到在原理图设计流程中导出给PCB,这应该是生成的关键步骤。 用户可能需要了解如何从原理图生成,以及在PCB设计中的作用。引用[4]中提到了导出前需要进行DRC检查,确保没有错误,否则导出会失败。这一点很重要,应该包含在回答中。 另外,用户可能需要下载相关的教程资源。引用[1]和[2]提供了Cadence 17.4的入门指南和零基础教程链接,这些可能包含生成的相关内容。需要检查这些资源是否详细讲解了的使用步骤。 还要注意引用[3]提到的安装问题,如果用户尚未正确安装Cadence 17.4,可能需要先解决安装问题,但用户当前的问题主要集中在文件的使用,所以重点应放在导出和使用的步骤上。 接下来,应该整理出导出的具体步骤,包括设置原理图、添加库文件、DRC检查、导出操作等。同时,提供用户可能需要的教程下载链接,如引用[1]和[2]中的项目地址,确保链接有效且相关。 最后,生成相关问题,帮助用户进一步了解Cadence的其他功能,如元件符号绘制、封装设计等,这些可能与的使用有间接关系,但能帮助用户全面掌握工具的使用。</think>关于Cadence 17.4文件的使用,以下是根据官方文档和开源教程整理的关键信息: ### 一、文件的核心作用 (Netlist)是原理图与PCB设计之间的桥梁文件,包含元器件连接关系、封装信息等关键数据。在Cadence流程中,通过OrCAD Capture生成,并由Allegro PCB Editor导入[^4]。 ### 二、生成步骤 1. **原理图准备** - 完成原理图绘制后执行DRC检查:`Tools > Design Rules Check` - 必须消除所有DRC错误(如未连接的络、重复元件编号等) 2. **配置参数** ```text Tools > Create Netlist → 选择"Allegro"标签 → 设置输出路径:$project_dir/allegro → 勾选"Create PCB Editor Netlist" ``` 3. **关键参数说明 $$ \text{Netlist\ Format} = \text{Allegro} $$ $$ \text{Include\ File} = \text{$ALLEGRO_INSTALL_DIR/etc/allegro.cfg} $$ 4. **生成后验证** - 检查输出文件夹是否生成以下文件: ```text pstxnet.dat // 络连接 pstxprt.dat // 元件属性 pstchip.dat // 芯片信息 ``` ### 三、错误排查 | 错误类型 | 解决方案 | |---------|----------| | 封装未定义 | 检查元件属性中PCB Footprint字段是否与封装库匹配[^2] | | 引脚编号不匹配 | 验证原理图符号引脚与封装焊盘编号对应关系 | ### 四、教程资源下载 1. [Cadence 17.4快速入门指南](https://gitcode.com/Open-source-documentation-tutorial/27f5c)(含操作实例)[^1] 2. [零基础PCB设计教程](https://gitcode.com/Open-source-documentation-tutorial/...)(含OrCAD到Allegro全流程)
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