hdl设计笔记：case 、if 语句加上default的必要性

假设现在有二元组{a,b}，我们通常认为它们可能的情形是4种，于是在verilog里，case语句就成了：

case({a,b})
	2'b00:
	2'b01:
	2'b10:
	2'b11:
endcase

实际上，在硬件设计中，除了0,1，还有高阻态z和未知态x，所以二元组的可能情形远远不止4种，这时候必须加上default来处理这些未知情况，否则就会出现各种意想不到的问题：

case({a,b})
	2'b00:
	2'b01:
	2'b10:
	2'b11:
	default:
endcase