
verilog
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jiangbeicaizi000
这个作者很懒,什么都没留下…
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verilog的延时语句
延时语句有两种情况,如下:#10 a = b; //延时10ns后,在执行a=b;a = #10 b; //延时10ns后,将当前时刻的b值赋给a,即,先将要更新的值记录下来,延时10ns后,在赋给a;测试用例如下所示:`timescale 1ns/1psmodule tb_test_delay(); reg[3:0] x,y,z; reg[3:0] a; initial begin a = 0; //0时刻 a为0 #2原创 2022-04-19 19:47:28 · 4427 阅读 · 0 评论 -
verilog中关于并行处理的心得
第一次写博客,只为分享。还望各位看官不吝赐教。作为初学者,对硬件语言的并行和顺行处理搞不清楚,我也为此也费了不少功夫,解释起来也很简单,并行就是同时进行,顺行就是顺序进行,可是真要用起来,不花点功夫是不会用的。先看个简单的,网上别人举得例子,相信大家一分钟就能看懂;////////来自网上///////////初始化m=1,n=2,p=3;分别执行以下语句1、b原创 2016-08-02 14:34:06 · 11106 阅读 · 5 评论