AD（Altium Designer）天线报错Net Antennae: Track解决方法

已于 2023-07-20 17:20:22 修改
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文章标签： 硬件工程 pcb工艺 射频工程
于 2023-07-20 17:17:59 首次发布
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在使用AD（Altium Designer）画OCB时可能会遇到Net Antennae: Track报错：

 

 这种报错线头简称Stub线头。Stub线头在信号传输过程中相当于一根“天线”，可以不断地接收或发射电磁信号，特别是高速的时候，容易给走线导入串扰，所以有必要对Stub线头进行检查，并在设计中进行删除处理，但有时故意留的线头也会一起报错，看上去不太舒服，可以在设计-规则里面将其找到这条规则进行调整：

 或者直接关闭此报错：

这样就不会再出现Net Antennae: Track报错了

Net Antennae (Tolerance=0mil) (All) 的解决方案
qq_50254872的博客
01-16 328
今天遇到一个问题问题，DCR检查到有问题，但是自己回头差板子的问题时，问题有不好定位，今天学习到一个方法，就是当你在AD画完板子之后，DCR检查它会给你列出哪里有问题，同时他会告诉你一个坐标信息，那么我们通过下面2种方式可以定位到问题。报错原因：这种问题一报错通常情况下是有未连接到端的引线，即某网络存在单头的接线（形如天线，一端不与任何电气部分连接），又没有将其设置为天线属性，所以报错会产生天线效应，对其他元器件进行干扰。通过学习，解决了这个问题，打算写个笔记记录一下，具体解决方法如下。
Altium Designer22设计规则检查违反约束详细说明
最新发布
weixin_40855368的博客
01-08 1183
该规则可以设置不同类型电气组件的间距约束值，如上图的表中，可以分别设置走线（Track）、贴片焊盘（SMD Pad）、通孔焊盘（TH Pad）、过孔（Via）、覆铜（Copper）、丝印字符（Text）、孔（Hole），这些两两之间的间距都可以设置约束值。这个参数主要是影响到PCB制板厂对钻孔工艺，对于设置太小或者太大的孔，制板厂未必会有这么细的钻头或者这么精准的工艺，同时也未必有太大的钻头。也就是约束PCB中的电气间距，比如线与线之间的间距，阻容各类元件的焊盘间距小于规则中的设定值，即报警，报警如下。
AD20-net antenna：via
m0_70313675的博客
08-13 4139
前几天画pcb的时候，出现这个错误，开始百思不得其解，后面搞明白了 绘制PCB的时候，出现了“net antenna：via……”的错误原因： 1、规则里面设置错误 2、过孔上的这根线没有连接上了网络 3、不需要过孔的铺铜放了过孔。 我当时错误原因： 我的铺铜在顶层 ，但这个铺铜的网络并没有穿层，仅出现在在顶层，所以解决方法是：把这些不必要的过孔删掉。 ...
Altium Designer进行DRC，报错解决方法
zhaoyaweihaoren的博客
03-26 1万+
（1）使用AD（Altium Designer）画PCB，进行DRC检测时报以下错误： Net Antennae (Tolerance=0mil) (All) Net Antennae: Track (4766.404mil,4567.236mil)(4953.804mil,4567.236mil) 某网络存在单头的接线（形如天线，一端不与任何电气部分连接），又没有将其设置为天线属性，所...
【AD23报错】Net Antennae (Tolerance=0mil) (All) 的解决方案
weixin_50499137的博客
12-03 1万+
【AD23报错】Net Antennae (Tolerance=0mil) (All) 的解决方案 使用AD（Altium Designer）画PCB，画完之后，进行DRC检测时报以下错误： Net Antennae: Track (2240mil,2740mil)(2240mil,2770mil) on Bottom Layer 这种问题一报错通常情况下是有未连接到端的引线，即某网络存在单头的接线（形如天线，一端不与任何电气部分连接），又没有将其设置为天线属性，所以报错会产生天线效应，对其他元器件进行干扰
ad18报错：net antennae:track
创世纪GENESIS
07-02 6156
net antennae的含义是网络天线，这里可以理解为板卡上某个网络的布线形成了天线，但是没有特别标注这一部分是天线，于是系统判定是设计失误。画了板子之后发现有这个错误提示，看了图，发现是在一个焊盘下面有2根残留的线，而且线边上出现了天线标志。这个规则的是指某些网络如果走线走到一半，并且走线长度超过设定值，而没有另一头接应，就形成天线效应。某网络存在单头的接线（形如天线，一端不与任何电气部分连接），又没有将其设置为天线属性，所以报错。（需要放大仔细检查导线哪里没有连接上，没有连接上的地方有天线的标志）
Altium Designer --net antennae
scottar的博客
04-28 7728
我在此处就是方便自己做一下记录，方便自己以后犯这样的错误 在设计的时候，我们一般都会将板子上的大部分设置成为地，然而，如果你如果你铺设的不是地，就会出现的这样的报错 实际上，我们应该要理解到，这个错误是表示我们的元件或者连线时浮空的，因此，如果我们打了很多地孔，而其相互直接按又没有联系起来，就会出现这种天线错误 ...
ADC（零）天线错误
http://www.icfgblog.com/
09-04 2973
上文ADC笔记（一）说已经完成了说有版图，没想到8月底经历了一场刺激的debug之旅，差点崩溃。 一、溃不成军 版图gds文件的提交在8月底，当时以为传个gds文件就可以交差了，没想到提交的时候，还要自动做两个drc检查： 全芯片drc：CLM18_LM16_LM152_6M.215_1a.fullchip 天线检查：CLM18_LM16_LM152_6M_ANT.215_1a 当时上百个错误如下，“我看不懂，但大受震撼”。那时在深夜，突然体会到《西游记》最后一难——通天河遇鼋湿经书。本以为历经千难，完结
AD2019 Net Antennae错误的一个解决案例
谢绝(无视)留言与私信
12-15 2万+
前言 在用一个DC-DC芯片和一个4G芯片。 根据DC-DC芯片设计手册，芯片下方要打大片地过孔，芯片电路的GND要打大片地过孔。 4G芯片底下，也要打大片地过孔。 将7片地过孔区域摆好之后，将其他网络连接好，铺铜，DRC, AD报错 : Net Antennae 开始以为是AD判断错了，去改rules => Net Antennae 中的容差设置。DRC后还是报错 Net Antennae 那自己肯定整错了。开始检查。 发现我摆了地过孔区域后，只在顶层的地过孔区域铺了实心区域（网络是GND）， 底层
PCB设计学习笔记（二）PCB界面
Davidysw的博客
10-28 2211
一、PCB界面 阻焊层（紫色）：防止绿油覆盖 1、自定义PCB板形状 在板子下方点击KEEPOUT层。画线一个封闭区域， 然后在用鼠标选中这个KEEPOUT层的方框图。再点击design-> board shape -> define from selected objects。 二、PCB库 pcb封装： ...
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扬帆起航
08-22 4256
AltiumDesigner规则检查含义（DRC）
AD20设计规则小结（Design Rules）
Mooyuuu的博客
12-13 2万+
一.Electrical（电器规则） 1.Clearence (线间距、铺铜间距设置规则） 常规情况下，铺铜间距可设置为线间距的2-3倍；且铺铜间距和线间距应该分开制定规则。 2.Short-Circuit（短路提醒设置） 此规则用来设计电路网络中的短路许可，系统默认规则是不允许短路。 3.Un-Routed Net(不完全连接检查规则） 此规则用来检查电路网络中是否还存在未走线的网络，系统默认规则是不允许存在未走线的网络。 4.Un-Connected Pin（不完全连接Pin脚检查规.
【原创】【硬件电路】AltiumDesigner18规则检查含义
DigCore的博客
09-23 1万+
文章首发于同名微信公众号：DigCore 欢迎关注同名微信公众号：DigCore，及时获取最新技术博文。 Layout时最常用的错误检查，这需要在布局布线前做好规则设置，所谓磨刀不误砍柴工，尤其是在Layout时，如果违反规则，就会亮起绿色，项目规模较大的时候特别影响视觉。 执行规则检查后，检查的结果会按下表依次列出： 以上的规则检查项对应的中文翻译、具体的规则设置、约束的具体PC...
Stub的理解
weixin_67400730的博客
04-17 1931
大家都知道不连续会造成传输线的信号反射，但是信号反射却不仅仅只是由阻抗不连续造成的，其实很多PCB走线不规范的设计也会引起传输线信号的反射。信号互连中的分支举个很简单的例子，有的工程师在设计PCB 布线过程中，总会不小心多出一些布线线头，如下图1所示，还有一些硬件工程师为了一些兼容设计，也会出现潜在一些开路的线头的风险，当然有经验的硬件和Layout工程师是基本上不会犯这种错误的。
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07-23 1765
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