
FPGA面试
文章平均质量分 89
jh你好
这个作者很懒,什么都没留下…
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FPGA/IC基础知识
1、简述建立时间和保持时间 建立时间Tsu(setup):触发器在时钟上升沿到来之前,其数据输入端的数据必须保持不变的最小时间。 保持时间Th(hold):触发器在时钟上升沿到来之后,其数据输入端的数据必须保持不变的最小时间。关于上升沿触发器如何需要建立时间和保持时间的详细解释:https://www.cnblogs.com/ylsm-kb/p/9129699.html2、简述触发器和锁存器之间的差别 锁存器对电平信号敏感,在输入脉冲的电平作用下改变状态。...原创 2020-12-29 20:46:46 · 4347 阅读 · 0 评论 -
Verilog实现之任意分频电路
一、行波时钟 任意分频电路,相信很多人都听说过这个专业名词,好多视频上都说不建议使用计数器产生的分频时钟。其实在FPGA领域当中,由寄存器分频产生的时钟还有一个学名叫做,行波时钟。是由时序逻辑产生比如A寄存器的输出作为B寄存的时钟输入(一般不建议使用),如下图所示;驱动右边那个触发器的时钟即为行波时钟。之所以不建议使用在FPGA中使用行波时钟,因为这样会在FPGA设计中引入新的时钟域,,增加时序分析的难度,并且由于行波时钟的相位通常会滞后于原始时钟,会导致后续触发器的保持时间不一定能满足。.转载 2020-12-29 18:54:21 · 3523 阅读 · 0 评论