58、低功耗缓存算法与FPGA架构设计

低功耗缓存算法与FPGA架构设计

1. 连续标签比较算法

1.1 算法原理

提出的算法采用了两阶段操作，通过异步操作TAG缓存和预、后比较器来解决延迟问题。后选择TAG缓存和后比较器的时钟会延迟，以获得下一个锁存器或触发器的建立时间，从而使得算法能在1个时钟周期内以220MHz的速度在0.18µm CMOS工艺、1.8V电压下运行。

1.2 实验验证

使用32位MCU对算法效果进行验证，实验缓存为4路组相联缓存，SRAM大小为8K字节。设计参数为0.18µm CMOS工艺、1.8V电压、200MHz频率和25°C温度。
|结构|胶水门数量（除SRAM）|SRAM门数量|
| ---- | ---- | ---- |
|传统结构|1,909|140,051|
|提出的结构|2,073|146,686|

从表中可以看出，基于提出结构的设计需要额外的164个门。

1.3 功耗降低效果

该算法能根据预选择标签地址字段的位数减少目录SRAM的功耗，前提是预选择位对条目的选择比例为100%。当标签地址字段共有17位，预选择标签地址字段有7位时，标签缓存的总功耗比为58%。不同预选择位数量下的功耗比实验结果如下：
|预选择位数量|功耗比（模拟值）|功耗比（计算值）|
| ---- | ---- | ---- |
|2|43%| - |
|3| - | - |
|4|60%| - |
|5| - | - |
|6|56%| - |
|7|58%| - |
|8|69%| - |